• JSTS:Journal of Semiconductor Technology and Science
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• v.11 no.1
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• pp.33-39
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• 2011

H.264 decoders usually have pipeline architecture by a macroblock or a 4 ${\times}$ 4 sub-block. The period of the pipeline is usually fixed to guarantee the operation in the worst case which results in many idle cycles and higher data bandwidth. Adaptive pipeline architecture for H.264 decoders has been proposed for efficient decoding and lower the requirement of the bandwidth for the memory bus. However, it requires a controller for the adaptive priority control to utilize the advantage. We propose a smart bus arbiter that replaces the controller. It is introduced to adjust the priority adaptively the QoS (Quality of Service) control of the decoding process. The smart arbiter can be integrated the arbiter of bus systems and it works when certain conditions are met so that it does not affect the original functions of the arbiter. An H.264 decoder using the proposed architecture is designed and implemented to verify the operation using an FPGA.

• Proceedings of the Korea Information Processing Society Conference
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• 2011.04a
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• pp.27-29
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• 2011

위성 전체 시스템의 동작과 임무 수행을 책임지고 있는 위성 탑재 소프트웨어의 개발 과정에서 위성 탑재 컴퓨터를 이해하고 소프트웨어가 동작하기 위한 환경을 구성하는 작업은 필수적인 과정이다. 위성 탑재 소프트웨어 개발의 초기 과정은 하드웨어와 매우 밀접하게 관련되어 있으며, 이러한 하드웨어의 동작을 보다 쉽게 테스트하기 위한 환경이 필요하게 된다. 최근 위성 탑재 컴퓨터로 널리 쓰이고 있는 LEON 2/3 플랫폼은 AHB-UART 를 이용하여 Memory 에 대한 직접적인 R/W Operation 을 지원하고 있는데, 본 논문에서는 이 기능을 이용하여 위성 탑재 컴퓨터를 보다 쉽게 테스트할 수 있는 테스트 스크립트 언어의 구현 방안에 대하여 기술하며, 더불어 이러한 테스트 언어의 구현에 있어 ANTLR 을 이용하는 방안도 함께 소개한다.

• Proceedings of the Korea Information Processing Society Conference
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• 2007.05a
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• pp.1421-1423
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• 2007

제안하는 arbiter 구조는 AMBA AHB Protocol에서 사용하는 표준 arbiter 를 개선하여, master device들간의 버스 사용에 따른 bus conflict 를 감소시킨 구조이다. 제안하는 arbiter 구조는 인접한 주소를 참조하는 master device 들의 전송을 버스의 대역폭 내에서 한 번에 전송함으로써 버스 전송 횟수 및 데이터 전송량을 감소시킨다. 실험결과, 제안하는 arbiter 구조는 기존의 arbiter 구조에 비해 최대 89%의 전송량이 감소하였다.

• Journal of the Institute of Electronics and Information Engineers
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• v.50 no.5
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• pp.83-93
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• 2013

Recently, the SURF algorithm, which is conjugated for object tracking system as part of many computer vision applications, is a well-known scale- and rotation-invariant feature detection algorithm. The SURF, due to its high computational complexity, there is essential to develop a hardware accelerator in order to be used on an IP in embedded environment. However, the SURF requires a huge local memory, causing many problems that increase the chip size and decrease the value of IP in ASIC and SoC system design. In this paper, we proposed a way to design a SURF algorithm in hardware with greatly reduced local memory by partitioning the algorithms into several Sub-IPs using external memory and a DMA. To justify validity of the proposed method, we developed an example of simplified object tracking algorithm. The execution speed of the hardware IP was about 31 frame/sec, the logic size was about 74Kgate in the 30nm technology with 81Kbytes local memory in the embedded system platform consisting of ARM Cortex-M0 processor, AMBA bus(AHB-lite and APB), DMA and a SDRAM controller. Hence, it can be used to the hardware IP of SoC Chip. If the image processing algorithm akin to SURF is applied to the method proposed in this paper, it is expected that it can implement an efficient hardware design for target application.

• Proceedings of the KIEE Conference
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• 2003.11b
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• pp.59-62
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• 2003

The purpose of this paper is to present how to implement Segment_LCD display using SoC design. The SoC design is achieved by using an ARM_based Excalibur device. The Excalibur device offers an outstanding embedded development platform with ARM922T and FPA. The design in the Excailbur device uses the embedded AR띤 Processor core and the AMBA high-performance bus (AHH) to write to a memory-mapped slave peripheral in the FPGA portion of the device. Here, Segment_LCD is one kind of memory-mapped slave peripherals. In order to Implement the Segment_LCD display based on SoC design, four steps are fellowed. At first, IP modules are made by using Verilog HDL. Secondly, the ARM processor of the Excalibur is programmed using C in ADS (ARM Developer Suite). And in the third step, the whole system is simulated and verified. At last, modules are downloaded to SoCMaster kit. Both Quartus II software and ModelSim5.5e software are the key software tools during the design.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.44 no.8
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• pp.74-79
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• 2007

In general, the high cost, long time, and complex steps are required in the design and implementation of MPSoC(Multi-Processor System on a Chip), therefore a platform is used to test the functionality and performance of IPs(Intellectual Properties). In this paper, we study a platform architecture to verify IPs based on Interconnect Network among processors, and show that the MPSoC platform gives better performance than a single processor for an application program.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2012.10a
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• pp.780-783
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• 2012

Recently, the SoC industry mainly uses various multi-layered bus architectures. However, reckless use of bus layers may results in on-chip communication resources and waste of silicon area. This paper performs a quantitative analysis to compare the two de-facto on-chip buses and SNP. Through the performance estimation, the performance of SNP turns out to be significantly enhanced for asymmetric write and read traffic (non-central F distribution) while symmetric traffic is similar to that of AXI. More specifically, SNP properly places IP cores on the top or bottom, induces the write and read channels to be balanced, and achieves about twenty percent improved performance compared to AXI.

• Transactions of the Korean Society of Automotive Engineers
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• v.22 no.3
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• pp.143-147
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• 2014

The ECU which is operating inductive actuator like motor or solenoid should be designed with considering the heat removal performance and the EMC performance. In most cases, these two performances are trade-off. Especially, the metal cover with plastic housing for improving heat removal performance can affect EMC performance by coupling the noise source to harness cable and connector. Therefore, after analyzing the EMC effectiveness of the metal cover, countermeasures for EMC noise reduction should be established. In this paper, by simulating and testing of AHB Gen3 ECU, the influence of the metal cover to EMC performance is analyzed. And based on this result, we propose solutions for EMC noise reduction.

• Proceedings of the Korea Information Processing Society Conference
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• 2013.11a
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• pp.1525-1527
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• 2013

본 논문에서는 저시력자의 개선된 독서 환경을 제공하는 시각보조기기를 위한 실시간 영상처리 SoC(System on Chip) 하드웨어 구조 설계에 대해서 기술한다. 기존의 시각보조기기는 화면 영상이 실제 움직임보다 늦게 출력되는 잔상 현상이 발생하며, 색 변환 기능도 제한적이다. 따라서 본 논문에서 제안하는 실시간 영상처리 SoC 하드웨어 구조는 데이터 연산을 최소화함으로써 잔상 현상이 감소되며, 저시력자를 위한 다양한 색상 모드를 지원한다. 제안하는 영상처리 SoC 하드웨어 구조는 Core-A 모듈, Memory Controller 모듈, AMBA AHB bus 모듈, ISP(Image Signal Processing) 모듈, TFT-LCD Controller 모듈, VGA Controller 모듈, CIS Controller 모듈, UART 모듈, Block Memory 모듈로 구성된다. 시각보조기기를 위한 실시간 영상처리 SoC 하드웨어 구조는 Virtex4 XC4VLX80 FPGA 디바이스를 이용하여 검증하였으며, TSMC 180nm 셀 라이브러리로 합성한 결과 동작주파수는 54MHz, 게이트 수 197k이다.

• Proceedings of the Korea Information Processing Society Conference
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• 2009.04a
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• pp.195-199
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• 2009

NoC 시스템은 기본적으로 서로 다른 클럭 도메인에서 동작하는 여러 버스 시스템들이 NoC를 통해서 연결되는 것으로 간주할 수 있다. NoC에 다른 버스 인터페이스 IP를 부착하려면 별도의 래퍼를 사용해야 하며, 면적과 지연시간이 추가되는 것이 일반적이다. 본 논문에서는, 추가적인 래퍼의 필요성을 제거하기 위하여, 주어진 버스 인터페이스에 맞는 인터페이스 에이전트 또는 네트워크 인터페이스를 자동 생성하는 방법을 제안한다. 이를 위하여, 한가지 NoC 시스템을 위해 표준적인 패킷 포맷을 정의하였으며, 거기에는 패킷에 대한 라우팅 정보 뿐 아니라, 여러 종류의 버스 프로토콜의 데이터, 주소, 제어 정보도 포함될 수 있도록 정의되었다. 그리고, 인터페이스 에이전트는 표준 패킷 포맷과 특정 버스 인터페이스 프로토콜 간의 변환 작업을 수행한다. 실험을 통해서, PVCI, WISHBONE, AHB, OCP와 같은 몇 가지 버스 인터페이스에 대해 자동생성된 네트워크 인터페이스들 간에, 표준 패킷 포맷을 이용한 데이터 통신이 중요 정보의 손실 없이 잘 이루어짐을 보인다.