A Quantitative Communication Performance Analysis of Multi-Layered Bus-Based SoC Architectures

다중 버스 기반 SoC 구조의 정량적 통신 성능 분석

Recently, the SoC industry mainly uses various multi-layered bus architectures. However, reckless use of bus layers may results in on-chip communication resources and waste of silicon area. This paper performs a quantitative analysis to compare the two de-facto on-chip buses and SNP. Through the performance estimation, the performance of SNP turns out to be significantly enhanced for asymmetric write and read traffic (non-central F distribution) while symmetric traffic is similar to that of AXI. More specifically, SNP properly places IP cores on the top or bottom, induces the write and read channels to be balanced, and achieves about twenty percent improved performance compared to AXI.

최근 SoC 업계에서는 다양한 다중 버스 구조가 사용되고 있다. 그러나, 무분별한 버스 층의 남용은 통신 자원과 실리콘 면적의 낭비를 초래한다. 본 논문은 이러한 낭비를 막기 위한 최적의 다중 버스 구조를 탐색하는 정량적 분석법을 소개한다. 본 방법은 다양한 온칩 버스 프로토콜의 특성을 수학적 모델 형태로 반영하여 서로 다른 프로토콜을 기반으로 합성된 버스 구조간 비교가 가능하다. 예제를 대상을 실험한 결과 AHB, AXI, SNP 프로토콜 기반으로 합성된 다중 버스 구조 중 SNP 기반으로 합성된 버스 구조가 AXI 기반의 다중 버스 구조 대비 20% 더 성능이 좋으며 제안된 방법들을 통한 시간 복잡도도 상당히 저감된 것으로 확인되었다.