본 논문에서는 주파수 영역 적응 어레이의 계산량을 감소시키기 위한 주파수 영역 부분적응 어레이 알고리듬인 센서링(censoring) 알고리듬을 제안하고, 이를 공간평활(spatial smoothing) 기법과 결합하여 공간평활로 인한 계산량 문제를 해결할 수 있는 센서링 공간평활 알고리듬을 제안한다. 제안한 센서링 알고리듬은 CFAR(constant false alarm rate) 검파기법을 이용하여 각 주파수 대역에 간섭신호가 있는지를 판단하고 간섭신호가 있는 주파수 대역의 해당 가중치에 대해서만 적응 알고리듬을 적용한다. 모의실험을 통하여 제안한 알고리듬을 사용한 GSC(generalized sidelobe canceller)가 기존의 주파수 영역 LMS(least mean square) 알고리듬을 사용한 GSC에 비하여 크게 줄어든 계산량으로 빠르게 간섭신호를 제거함을 확인하였다.
본 논문에서는 3차와 4와의 큐뮬런트를 이용하여 FIR 시스템의 파라메터 추정을 위한 회귀 추정 알고리듬을 제안한다. 제안한 FIR 파라메터 회귀 추정 알고리듬에서 3차와 4차의 큐뮬런트 관계식으로부터 Overdetermined Recurisive Instrumental Variable (ORIV) 형태의 회귀 추정 알고리듬으로 변환할 수 있도록 출력신호로 구성된 행렬식을 얻어낸 후, 이를 전개하여 회귀 추정 알고리듬을 개발한다. 제안한 회귀 추정 알고리듬은 기존의 비회귀 알고리듬의 확장으로 적은 데이터로 수렴이 가능하며, 시변 시스템의 추정에도 용이하다. 또한 3차와 4차의 순수 고차 큐뮬런트로 구성됨에 따라 기존의 2차의 자기상관함수를 이용한 회귀 추정 알고리듬에 비해 가산 가우시안 잡음에 의한 추정 오차를 줄일 수 있는 장점이 있다.
예측(predictive) 이미지 코딩에서는 최소 자승법을 기반으로 하는 적응적인 예측기가 에지 주변에 있는 픽셀(pixel)의 예측 결과를 향상시키는데 효과적인 방법으로 알려져있다. 본 논문에서는 가중치 윤곽선 검출기 (weighted edge detector)를 이용한 하이브리드 보간 알고리듬(hybrid interpolation algorithm)을 제안한다 전체적인 계산의 복잡도를 감소시키기 위해서 2차원 선형 보긴(bilinear interpolation)과 에지 방향성을 이용한 보간(edge directed interpolation) 알고리듬을 선택적으로 적용시키는 하이브리드 접근방법을 이용한다. 이런 접근 방법을 2차원 선형 보간 알고리듬과 에지 방향성을 이용한 보간 알고리듬을 적용했을 경우와 비교하기 위해서 PSNR과 SSIM 측정값을 이용하여 객관적이고 주관적인 영상의 화질 비교는 제안한 알고리듬이 비슷한 성능을 나타냄을 보여준다. 또한 제안하는 가중치 윤곽선 검출기를 이용한 하이브리드 보간 알고리듬은 정규화된 CPU 수행 시간을 에지 방향성을 이용한 보간 알고리듬과 비교하면 최대 20배의 복잡도 감소 효과를 얻을 수 있다.
본 논문에서는 변형된 Teager 에너지를 이용하여 음성의 끝점을 검출하는 알고리듬을 제안하였다. 기존의 방법에서는 대부분 음성신호의 에너지와 영교차율을 이용하거나 이 파라미터들과 함께 다른 여러 파라미터들을 사용하여 끝점을 검출하였다. 여러 파라미터들을 사용하는 알고리듬의 경우 계산량이 많아지게 되는데, 이에 비해 본 논문에서는 하나의 파라미터를 이용하기 때문에 계산량이 기존의 알고리듬보다 적다. 그리고 이 알고리듬에서 사용한 변형된 Teager 에너지는 음성신호의 진폭뿐만 아니라 주파수까지 고려한 파라미터이다. 일반적으로 마찰음은 진폭이 작아 검출하기가 어려운데, 본 논문에서는 이러한 마찰음에 대해 실험을 했고, 그 결과를 통해 제안한 알고리듬이 기존의 다른 여러 알고리듬보다 성능이 우수하다는 것을 확인할 수 있었다.
본 논문은 음향반향제거기에서 동시통화구간을 검출하고 처리하는 알고리듬에 대하 여 논하고 있다. 새로운 동시통화처리 알고리듬은 송신신호와 잔류신호간의 상호상관계수를 이용하여 동시통화 여부 및 구간을 검출하고 이 구간에서는 반향제거기의 계수적응을 중지 하도록 하는 것이다. 본 알고리듬을 사용함으로서 동시통화구간의 검출에 소요되는 계산량 이 대폭 감소할 뿐만 아니라 비정상상태의 원인이 동시통화에 의한 것인지 아니면 반향경로 응답의 변화에 의한 것인지를 구별할 수가 있다. 음향반향제거기에 제안한 알고리듬을 적용 하여 모의실험을 수행하므로서 본 알고리듬의 성능을 분석하였고 기존의 알고리듬을 적용한 경우와 비교, 검토하였다. 실험 결과 본 알고리듬을 적용한 음향반향제거기는 동시통화구간 을 완벽하게 검출하므로서 동시통화 후에도 계수가 발산하지않고 안정적으로 정상상태를 유 지함을 확인하였다.
본 논문에서는 이중 모드로 동작하면서 기존의 Sign-Godard 알고리듬과 반경지향 알고리듬의 장점을 결합하는 새로운 자력 등화 알고리듬을 제안한다. 제안한 알고리듬은 Sign-Godard 알고리듬의 좋은 초기 수렴성과 반경지향 알고리듬의 수렴 후 작은 잔류오차 특성을 동시에 가진다. 국부 수렴 현상과 위상차는 고차 통계치를 이용하여 보정하였다. 시뮬레이션 결과 제안한 알고리듬은 기존의 알고리듬보다 빠른 수렴 속도와 더불어 수렴 후에 남아 있는 잔류 오차가 작은 좋은 특징을 보여 준다.
본 논문은 시간 제약을 갖는 차량 라우팅 문제를 해결하기 위해 유전자 알고리듬과 부분 최적화 알고리듬을 적용한 방법을 소개한다. 유전자 알고리듬에서의 염색체는 노드를 나타내는 정수의 순열로 표현되어 직접적인 해를 나타내지 않지만, 경험적 방법에 의한 해석을 통해 유효한 해로 변형되도록 하였다. 유전자 알고리듬에 의해 생성된 주어진 수의 우수한 해들에는 세 부분 최적화 방법이 순차적으로 적용되어 보다 좋은 해를 생성하도록 하였다. 부분 최적화 방법들에 의한 해는 다시 유전자 알고리듬의 해로 바뀌지 않도록 하여 두 알고리듬은 느슨하게 연결되도록 하였다. 솔로몬의 데이터를 이용한 실험에서 본 연구에서의 방법이 모든 문제에 대해 우수한 해를 생성함을 나타내었다. 특히, 지금까지 알려진 가장 우수한 경험적 방법에 비교될 만한 결과를 가져옴을 보였다.
본 논문에서는 부밴드 적응 필터 구조에서 음향 신호에 부가된 잡음을 제거하기 위한 새로운 비용함수와 블록 공액 경사 알고리듬을 제안하였다. 제안한 비용함수를 위하여 부밴드로 나뉘는 신호를 블록으로 구성한 후 각 대역에서의 신호를 하나의 블록으로 조합하였다. 이러한 과정을 통해 제시된 비용함수는 부밴드 적응 필터 구조에서 적응 필터에 대한 2차 형식을 가짐으로서 제안한 알고리듬의 수렴성이 보장되었다. 또한 제안한 비용함수를 최소화하는 알고리듬으로 사용한 부밴드 블록 공액 경사 알고리듬은 전대역 블록 공액 경사 알고리듬에 비해 잡음제거 성능이 뛰어난 것을 컴퓨터 모의 실험으로 확인하였다.
자유 여행자들이 증가함에 따라 다양한 자동여정생성 서비스가 생겨났지만, 자동여정생성 방법에 대한 연구는 아직 활발히 진행되지 않고 있다. 본 연구에서는 이미 개발된 전문가 추천 경로를 바탕으로 여행지별 선호점수를 수집하고 거리와 선호에 따라 여정을 자동생성하는 알고리듬을 개발하였다. 제안된 여정생성 알고리듬을 성능을 검증하기 위해 싱가포르, 방콕 및 다낭의 세 여행지에 대해서 30개의 여정을 본 연구에서 제안한 자동여정생성 알고리듬과 차량경로문제 알고리듬을 사용하여 생성한 두 여정 데이터의 평균 이동거리를 t-검정과 평가자간 신뢰도를 통해 제안된 알고리듬의 효율성과 효과성을 비교하였다. 실험결과, 제안 알고리듬을 기반으로 한 여정이 차량경로문제(Vehicle routing problem: VRP) 알고리듬의 여정과 다르지 않아 제안된 알고리듬의 효율성을 입증하였고. 두 여행전문가의 정성적 평가를 통해, 제안된 알고리듬으로 생성된 여정이 실제 사용에 충분히 효과적임을 보였다.
본 논문에서는 표준기저(standard basis) 표기법을 이용하여 GF($2^{163}$) 상에서개선된 나눗셈 알고리듬을 제안하고, 제안한 알고리듬을 기반으로 한 반복 하드웨어 구조(iterative hardware structure)를 갖는 고속 나눗셈기를 설계한다. 제안한알고리듬은 이진 확장 GCD 알고리듬을 기본으로 하고 있으며, 모듈러감소 (modular reduction)를 위한 모든 산술연산은 기존의 방법과 달리 하나의 while루프 내에서 수행된다. 제안된 알고리듬을 기본으로 하여 설계된 나눗셈기는 모듈러 연산을 위한 각 모듈이 하나의 클럭에 의해서제어되므로 계산 속도가 매우 빠르다. 여기에서 사용하는 감소 다항식(reduction polynomial)은 SEC2 (Standards for Efficient Cryptography) 에서 권장하는 $f(x)=x^{163}+x^7+x^6+x^3+1$이며, 차수(degree) m은 163을 사용한다. 제안한 알고리듬은 Verilog HDL(Hardware Description Language)을 사용하여 FPGA로 구현되었으며, Xilinx-VirtexII XC2V8000 FPGA 상에서 85MHz로 동작함을 확인하였다. 또한, 구현 결과 및 성능 평가를 통하여 제안한 알고리듬의 종래의 두 알고리듬보다 성능이크게 개선됨을 보인다.
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[게시일 2004년 10월 1일]
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