• 한국통신학회논문지
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• 제34권10C호
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• pp.961-967
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• 2009

본 논문은 8 비트 화소값을 갖는 입력 이미지에 대한 무손실 압축방법을 제안한다. 비트평면 압축에 있어, 하위비트평면은 픽셀의 불규칙성 때문에 압축이 잘 되지 않는다. 이런 단점을 극복하기 위해, 본 논문에서는 블록기반 압축 방법인 H. 264 코덱과 비트기반 압축방법인 JBIG코덱을 이용한 혼합코딩 방법을 제안한다. 우선 비트평면의 특징을 이용하기 위해, 8 개의 비트평면에 대하여 상위 4비트와 하위 4비트를 분리 하였다. 다음으로 분리된 상위 4비트평면에 대해서는 비트간의 상관성이 많으므로 각 비트평면에 JBIG과 같은 비트플레인 압축방법을 이용하였다. 그리고 분리된 하위 4비트평면에 대해서는 블록기반 압축방법인 H. 264의 무손실 화면 내 예측기법의 개선된 방법을 적용 하였다. 전처리를 하위 4비트 평면에 적용하여, 불규칙한 화소값의 분포를 규칙적으로 변환한다. 제안된 방법을 이용하여 다양한 실험이미지에 대해 실험을 수행하였다. 실험결과는 프린터에서 사용하는 JBIG방법 대비 8비트 전체 이미지는 평균 19%, 4비트 하위 이미지는 평균 11%의 압축성능 향상을 얻을 수 있었다.

• 한국정보보호학회:학술대회논문집
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• 한국정보보호학회 1997년도 종합학술발표회논문집
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• pp.303-314
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• 1997

계산능력이 제한된 8비트 마이크로프로세서에 적합하도록 모든 기본 연산을 8비트 단위로 처리하는, 블록 크기는 64비트, 키 크기는 128비트인, Feistel 구조의 블록 암호 알고리즘을 제시한다. 이 알고리즘의 안전도는 잘 알려진 two-key triple-DES[ANSI86]나 IDEA[Lai92]와 비견할 만하며, 처리속도는 single-DES[NBS77]보다도 10∼20배 빠르다. 본 논문에서는 이 알고리즘의 설계원칙 및 안전성 분석에 대하여 설명하였고, 다른 알고리즘과의 통계적 특성 및 성능에 대해서도 비교하였다.

• 한국통신학회논문지
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• 제26권10B호
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• pp.1470-1474
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• 2001

8B/10B 선로부호를 채택한 기가비트 이더넷 PCS 수신측에서는 동기부의 바이트 동기획득과 수신부의 디코딩을 위해 Running Disparity(RD) 에러인 데이터열을 검출해야 한다. 기존의 RD 에러 검출 방법은 직렬 입력 비트에서 RD 에러를 검출하였으나 제안하는 RD 에러 검출 방법은 125MHz 속도의 10비트 데이터열을 받아 4비트열과 6비트열로 나누어 바이트 클럭에 따라 RD를 계산하고 계산된 이전의 RD값과 현재의 RD값을 비교하며 RD 위반 에러 데이터를 검출한다. 이는 기존의 RD 에러 검출 방법이 비트 클럭과 니블 클럭에 따라 RD 에러를 검출하기 때문에 야기되는 초고속 처리에 대한 한계를 해결한 것이며 기가비트 이더넷에 적합한 새로운 RD 에러 검출 방법이다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.955-958
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• 2003

본 논문에서는 개방형 파이프라인 구조를 이용한 8비트 500Msamples/s ADC를 제안하였다. 8-비트의 해상도에 적합하면서 전력 소모가 적은 5 단 파이프라인 구조로 설계하였으며, 고속 동작에 적합하게 MUX 스위치에서 선택한 신호를 인터폴레이션하는 개방형 구조를 채택하였다. 전력 소모와 전체 칩 면적을 줄이기 위해서, 각 단에서 필요한 신호의 수를 줄이도록 설계하였다. 설계된 ADC 는 3 개의 신호를 이용하여 구현 함으로서 각 단에서의 증폭기 수틀 줄일 수 있었다. 또한 1.8V 의 낮은 전원 전압에 의한 작은 입력 범위에서 8-비트의 해상도를 만족하기 위해서 Offset Cancellation 기법을 사용하였다. 제안된 ADC 는 0.18μ m 일반 CMOS 공정을 이용하여 설계되었으며 시뮬레이션 결과 500Msamples/s에서 220mW의 전력 소모를 가지며, 1.2Vp-p (Differential) 입력 범위에 대해서 약 48dB의 SNDR을(8-비트의 해상도) 가짐을 확인할 수 있었다.

• 한국통신학회논문지
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• 제37A권9호
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• pp.799-808
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• 2012

WAVE(Wireless Access for Vehicular Environment) 시스템에서 스크램블러의 비트 연산은 하드웨어나 소프트웨어 측면에서 병렬 처리가 불가능하여 효율성이 떨어지게 된다. 본 논문에서는 행렬 테이블에서 시작 위치를 찾는 알고리즘을 제안한다. 또한 스크램블러의 비트 연산 알고리즘과 행렬 테이블 구성 알고리즘, 행렬 테이블에서 시작 위치를 찾는 알고리즘을 8비트, 16비트, 32비트 단위로 처리하여 성능을 비교 분석한 결과 초당 처리 횟수는 8비트는 2917.8회, 16비트는 5432.1회, 32비트는 10277.8회 더 수행할 수 있었다. 따라서 행렬 테이블에서 시작 위치를 찾는 알고리즘이 WAVE 시스템에서 스크램블러의 속도를 향상시키고, 지능형 교통 체계(ITS)에서 노변장치와 차량(V2I) 또는 차량 사이의 통신(V2V)으로 다양한 정보 수집의 수신 속도와 정밀도를 향상시킬 수 있다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1999년도 추계학술대회 논문집 학회본부 B
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• pp.697-699
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• 1999

2기가비트급 이상의 Serial-Link Chip에 적용되는 PLL의 특성은 lock-in-time이 빨라야하며 low VDD 동작을 확보해야 한다. 본 논문은 2.8기가비트급의 인터페이스 전송칩에 사용되는 PLL에 내부 전원 공급기를 설계하여 외부전원 3.3V시에 2.5V를 제공하며 이를 PFD/CP/VCO에 개별적 적용하는 제어방법 및 회로를 제안하며 이에 따르는 IPLL의 Lock-In-Time을 1mS 이내로 설계하였으며 외부동작 주파수는 100MHz이상이며 인터페이스 전송량은 2.8기가비트에 이른다. 저전압 설계를 통한 동작전류를 내부 전원 제어를 통해 순차적(Sequential Method)동작을 시킴으로 IPLL 동작시의 전류소모을 2mA이하로 제한하였다. 본 논문에서는 2.8기가비트급 인터페이스 전송칩에 적용한 IPLL의 회로 및 내부전원 공급기의 제어 방법 및 설계결과를 제안하며 이에 따르는 전송칩의 동작방법을 제안한다.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2011년도 하계학술대회
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• pp.348-351
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• 2011

가변적인 블록을 이용하는 H.264/AVC 인터 화면에서의 모드 결정 방법은 $16{\times}16$부터 $P8{\times}8$ 모드까지 인터 모드에 대해 비트율 왜곡값을 계산 한 뒤 공간적 상관도를 고려하기 위해 인트라 $4{\times}4$와 인트라 $16{\times}16$ 모드까지 비트율 왜곡값을 계산하고, 계산된 비트율 왜곡값 중 가장 작은 값을 갖는 모드를 최종 모드로 선택한다. 하지만 이러한 과정으로 부호기의 복잡도는 증가한다. 복잡도를 감소시키기 위해 본 논문에서는 IPPP구조에서의 인터 모드와 인트라 모드의 특징을 이용하여 고속 부호화를 제안한다. 제안하는 알고리즘은 인터 모드에 대해서 최적 모드를 결정하기 위한 비트율 왜곡값의 상관도와 시간 상관도를 이용하고, 인트라 모드에 대해서는 인트라 화면 내에서의 각 인트라 모드에 대한 최대 최소 임계값을 이용하여, 발생확률이 낮은 인터와 인트라 모드의 활성화 여부를 결정한다. 본 알고리즘의 적용 범위는 상대적으로 인터 화면에서 발생 빈도가 낮은 $16{\times}8$, $8{\times}16$, $P8{\times}8$와, 인트라 $4{\times}4$, 인트라 $16{\times}16$ 모드이다. 제안하는 알고리즘은 기존의 H.264/AVC에 비해 1.36% 비트가 증가 했고, PSNR은 0.06dB 감소했다. 즉, 부호화 효율의 큰 감소 없이 평균 42.58%의 부호화 시간을 감소시켰다.

• 융합보안논문지
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• 제17권2호
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• pp.15-22
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• 2017

본 논문은 새로운 8-비트 AES (advanced encryption standard) 암호회로 설계를 제안한다. 대부분 8-비트 AES 암호회로는 성능을 희생시켜 하드웨어 크기를 줄인다. 제안한 AES는 2개의 분리된 S-box들을 갖고, 라운드 연산과 키 생성을 병렬로 연산함으로써, 고속 암호 연산이 가능하다. 제안된 AES 구조의 동작 실험 결과, 제안된 AES-128 구조의 최대 연산 지연은 13.0ns의 크기를 갖고, 77MHz의 최대 동작 주파수로 동작함을 확인하였다. 제안된 AES 구조의 성능은 15.2Mbps가 된다. 결론적으로, 제안된 AES의 성능은 기존 8-비트 AES 구조에 비해 1.54배 향상된 성능을 갖고, 회로크기 증가는 1.17배 증가로 제한된다. 제안된 8비트 구조의 AES-128은 8비트 연산 구조 채택에 따른 성능 감소를 줄이면서 저면적 회로로 구현된다. 제안된 8비트 AES는 고속 동작이 필요한 IoT 어플리케이션에 활용될 것으로 기대된다.

• 한국통신학회논문지
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• 제22권4호
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• pp.714-725
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• 1997

본 논문에서는 웨이블렛 변환된 영상을 비트 플레인으로 분해하여 효과적으로 영상을 부호화하는 방법을 제안한다. 제안하는 방법은 원영상을 웨이블렛 변환하여 저대역 부분은 그대로 무손실 전송하고 고대역 부분은 비트 플레인(bit-plane)으로 분해한 다음, 각 비트 플레인에 나타나는 이진 영상들을 각각의 특성에 따라 부호화한다. 부호화 방법은 먼저 원영상을 웨이블렛 변환한 후, 부동소수점 값을 가지는 웨이블렛 변환 계수를 정수화하고 이 값을 N비트 데이터와 부호 비트로나눈다. 이러한 이진값으로 표현된 그레이 원영상을 비트 플레인으로 분할하여 N개의 이진 영상과 부호 비트에 대응하는 1개의 부호 비트 플레인을 생성시킨다. N개의 비트 플레인에 존재하는 이진 영상은 상대적으로 화질에 미치는 중요도가 적은 하위 비트 플레인의 고대역 부분을 제거한 후, 2차원 이진 블록 부호화 방법을 사용하여 부호화한다. 부호 비트 플레인은 N비트로 데이터의 값이 0이 아닐 경우 그에 해당하는 부호값 만을 부호화하여 압축효과를 높일 수 있었다. 본 논문에서 제안한 방법은 웨이블렛 변환 계수로부터 추출된 비트 플레인 중에서 화질에 크게 영향을 주는 중상위 비트 플레인의 이진영상들이 원영상의 에지(edge) 정보와 함께 지역적으로 모여 있는 특성을 보임에 따라 효과적인 부호화가 가능하다. 또한 비트 플레인 부호화 방식은 상대적으로 영상의 화질에 중요도가 적은 하위 비트 플레인을 쉽게 분리하여 제거함으로서 적정한 영상화질을 유지하면서 비트율(bit rate)을 조정할 수 있는 장점이있다. 제안한 방법은 실험을 통하여 기존의 벡터 양자화 기법에 의한 부호화 방법보다 압축율이나 PSNR 측면에서 성능이 좋음을 입증하였다.

• 한국통신학회논문지
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• 제16권1호
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• pp.13-22
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• 1991

본 논문에서는 단층 구조 퍼셉트론 신경 회로망 모델을 사용하여 입력 데이타에서 발생한 2비트의 에러를 검증 및 수정하는 회로를 설계하였다. 순회 해밍 부호를 응용하여 6비트의 데이타 비트와 8비트의 체크 비트를 갖는(14, 6) 블럭 부호를 사용하였다. 모든 회로들은 이중 배선 CMOS 2$\mu$m 설계 규칙에 따라 설계되었다. 회로를 시뮬레이션한 결과. 2비트 에러 검증 및 수정 회로는 최대 67MHz의 입력주파수에서 동작함을 확인하였다.