• The Journal of Korean Institute of Communications and Information Sciences
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• v.34 no.10C
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• pp.961-967
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• 2009

In this paper, the lossless compression method is proposed for an 8-bit bitplane of the input image. The lower bitplanes are not well compressed because of irregularity of pixels. To overcome these drawbacks, this paper propose a mixed coding method that using the block-based lossless compression and the bit-based losselss compression, introducing the H. 264 and the JBIG. First, to take advantage of the characteristics of the bitplanes, 8-bitplane against the top 4 bits and lower 4 bits were separated. Next, the JBIG compression method was used in separated top 4-bitplane because of a lot of correlation between bits. And a separated lower 4-bitplane was applied the improved method that using the H. 264 lossless prediction. A pre-processing method applied to the lower 4-bitplane then irregular distribution of pixel values are converted to regular. Using the proposed method to test for various test images were performed. Experimental results from a printer using 8-bit image compared to JBIG average 19%, lower 4bit image compression performance with an average of 11% could be obtained.

• Proceedings of the Korea Institutes of Information Security and Cryptology Conference
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• 1997.11a
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• pp.303-314
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• 1997

계산능력이 제한된 8비트 마이크로프로세서에 적합하도록 모든 기본 연산을 8비트 단위로 처리하는, 블록 크기는 64비트, 키 크기는 128비트인, Feistel 구조의 블록 암호 알고리즘을 제시한다. 이 알고리즘의 안전도는 잘 알려진 two-key triple-DES[ANSI86]나 IDEA[Lai92]와 비견할 만하며, 처리속도는 single-DES[NBS77]보다도 10∼20배 빠르다. 본 논문에서는 이 알고리즘의 설계원칙 및 안전성 분석에 대하여 설명하였고, 다른 알고리즘과의 통계적 특성 및 성능에 대해서도 비교하였다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.26 no.10B
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• pp.1470-1474
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• 2001

8B/10B 선로부호를 채택한 기가비트 이더넷 PCS 수신측에서는 동기부의 바이트 동기획득과 수신부의 디코딩을 위해 Running Disparity(RD) 에러인 데이터열을 검출해야 한다. 기존의 RD 에러 검출 방법은 직렬 입력 비트에서 RD 에러를 검출하였으나 제안하는 RD 에러 검출 방법은 125MHz 속도의 10비트 데이터열을 받아 4비트열과 6비트열로 나누어 바이트 클럭에 따라 RD를 계산하고 계산된 이전의 RD값과 현재의 RD값을 비교하며 RD 위반 에러 데이터를 검출한다. 이는 기존의 RD 에러 검출 방법이 비트 클럭과 니블 클럭에 따라 RD 에러를 검출하기 때문에 야기되는 초고속 처리에 대한 한계를 해결한 것이며 기가비트 이더넷에 적합한 새로운 RD 에러 검출 방법이다.

• Proceedings of the IEEK Conference
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• 2003.07b
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• pp.955-958
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• 2003

본 논문에서는 개방형 파이프라인 구조를 이용한 8비트 500Msamples/s ADC를 제안하였다. 8-비트의 해상도에 적합하면서 전력 소모가 적은 5 단 파이프라인 구조로 설계하였으며, 고속 동작에 적합하게 MUX 스위치에서 선택한 신호를 인터폴레이션하는 개방형 구조를 채택하였다. 전력 소모와 전체 칩 면적을 줄이기 위해서, 각 단에서 필요한 신호의 수를 줄이도록 설계하였다. 설계된 ADC 는 3 개의 신호를 이용하여 구현 함으로서 각 단에서의 증폭기 수틀 줄일 수 있었다. 또한 1.8V 의 낮은 전원 전압에 의한 작은 입력 범위에서 8-비트의 해상도를 만족하기 위해서 Offset Cancellation 기법을 사용하였다. 제안된 ADC 는 0.18μ m 일반 CMOS 공정을 이용하여 설계되었으며 시뮬레이션 결과 500Msamples/s에서 220mW의 전력 소모를 가지며, 1.2Vp-p (Differential) 입력 범위에 대해서 약 48dB의 SNDR을(8-비트의 해상도) 가짐을 확인할 수 있었다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.37A no.9
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• pp.799-808
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• 2012

Bit operation of scrambler in the WAVE System become less efficient because parallel processing is impossible in terms of hardware and software. In this paper, we propose algorism to find the starting position of the matrix table. Also, when bit operation algorithm of scrambler and algorithms for matrix table, algorithm used to find starting position of the matrix table were compared with the performance as 8 bit, 16bit, 32 bit processing units. As a result, the number of processing times per second could be done 2917.8 times more in an 8-bit, 5432.1 times in a 16-bit, 10277.8 times in a 32 bit. Therefore, algorithm to find the starting position of the matrix table improves the speed of the scrambler in the WAVE and the receiving speed of a variety of information gathering and precision over the Vehicle to Infra or Vehicle to Vehicle in the Intelligent Transport Systems.

• Proceedings of the KIEE Conference
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• 1999.11c
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• pp.697-699
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• 1999

2기가비트급 이상의 Serial-Link Chip에 적용되는 PLL의 특성은 lock-in-time이 빨라야하며 low VDD 동작을 확보해야 한다. 본 논문은 2.8기가비트급의 인터페이스 전송칩에 사용되는 PLL에 내부 전원 공급기를 설계하여 외부전원 3.3V시에 2.5V를 제공하며 이를 PFD/CP/VCO에 개별적 적용하는 제어방법 및 회로를 제안하며 이에 따르는 IPLL의 Lock-In-Time을 1mS 이내로 설계하였으며 외부동작 주파수는 100MHz이상이며 인터페이스 전송량은 2.8기가비트에 이른다. 저전압 설계를 통한 동작전류를 내부 전원 제어를 통해 순차적(Sequential Method)동작을 시킴으로 IPLL 동작시의 전류소모을 2mA이하로 제한하였다. 본 논문에서는 2.8기가비트급 인터페이스 전송칩에 적용한 IPLL의 회로 및 내부전원 공급기의 제어 방법 및 설계결과를 제안하며 이에 따르는 전송칩의 동작방법을 제안한다.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2011.07a
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• pp.348-351
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• 2011

가변적인 블록을 이용하는 H.264/AVC 인터 화면에서의 모드 결정 방법은 $16{\times}16$부터 $P8{\times}8$ 모드까지 인터 모드에 대해 비트율 왜곡값을 계산 한 뒤 공간적 상관도를 고려하기 위해 인트라 $4{\times}4$와 인트라 $16{\times}16$ 모드까지 비트율 왜곡값을 계산하고, 계산된 비트율 왜곡값 중 가장 작은 값을 갖는 모드를 최종 모드로 선택한다. 하지만 이러한 과정으로 부호기의 복잡도는 증가한다. 복잡도를 감소시키기 위해 본 논문에서는 IPPP구조에서의 인터 모드와 인트라 모드의 특징을 이용하여 고속 부호화를 제안한다. 제안하는 알고리즘은 인터 모드에 대해서 최적 모드를 결정하기 위한 비트율 왜곡값의 상관도와 시간 상관도를 이용하고, 인트라 모드에 대해서는 인트라 화면 내에서의 각 인트라 모드에 대한 최대 최소 임계값을 이용하여, 발생확률이 낮은 인터와 인트라 모드의 활성화 여부를 결정한다. 본 알고리즘의 적용 범위는 상대적으로 인터 화면에서 발생 빈도가 낮은 $16{\times}8$, $8{\times}16$, $P8{\times}8$와, 인트라 $4{\times}4$, 인트라 $16{\times}16$ 모드이다. 제안하는 알고리즘은 기존의 H.264/AVC에 비해 1.36% 비트가 증가 했고, PSNR은 0.06dB 감소했다. 즉, 부호화 효율의 큰 감소 없이 평균 42.58%의 부호화 시간을 감소시켰다.

• Convergence Security Journal
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• v.17 no.2
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• pp.15-22
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• 2017

This paper presents new 8-bit implementation of AES. Most typical 8-bit AES designs are to reduce the circuit area by sacrificing its throughput. The presented AES architecture employs two separated S-box to perform round operation and key generation in parallel. From the simulation results of the proposed AES-128, the maximum critical path delay is 13.0ns. It can be operated in 77MHz and the throughput is 15.2 Mbps. Consequently, the throughput of the proposed AES has 1.54 times higher throughput than the other counterpart although the area increasement is limited in 1.17 times. The proposed AES design enables very low-area design without sacrificing its performance. Thereby, it can be suitable for the various IoT applications that need high speed communication.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.22 no.4
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• pp.714-725
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• 1997

This paper proposes an image compression method using the wavelet transform and bit-plane coding of wavelet coefficients. The hierarchical application of wavelet transform to an image produces one low resoluation(the subband with lowest frequency) image and several high frequency subbands. In the proposed method, the low resolution image is compressed by a lossless method at 8 bits per each coefficient. However, the high frequency subbands are decomposed into 8 bit planes. With an adptive block coding method, the decomposed bit planes are effectively compressed using localized edge information in each bit plane. In addition, the propsoed method can control bit rates by selectively eliminating lessimportant subbands of low significant bit planes. Experimental results show that the proposed scheme has better performance in the peak signal to noise ratio (PSNR) and compression rate than conventional image coding methods using the wavelet transform and vector quantization.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.16 no.1
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• pp.13-22
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• 1991

In this paper we designed 2 bit ECC(Error Checking and Correction) circuit using Single Layer Perceptron type neural networks. We used (11, 6) block codes having 6 data bits and 8 check bits with appling cyclic hamming codes. All of the circuits are layouted by CMOs 2um double metal design rules. In the result of circuit simulation, 2 bit ECC circuit operates at 67MHz of input frequency.