• 인터넷정보학회논문지
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• 제14권1호
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• pp.15-22
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• 2013

WAVE 시스템은 IEEE 802.11p표준으로 지능형 교통시스템 서비스에 응용되는 새로운 개념 및 차량 통신 기술이다. 또한 WAVE 시스템은 도로상의 트래픽의 효율과 안전을 높인다. 그러나 WAVE 시스템의 OFDM 모듈레이션에서 스크램블러 비트 연산 알고리즘은 하드웨어나 소프트웨어 측면에서 병렬 처리가 불가능하므로 효율성이 떨어지게 된다. 본 논문에서는 스크램블러의 비트 연산으로 64비트 행렬 테이블을 구성하는 알고리즘과 64비트 행렬 테이블과 입력 데이터를 병렬 연산하는 알고리즘을 제안하였다. 제안한 알고리즘은 64비트 행렬 테이블을 적용하여 실행한 결과 비트연산 스크램블러보다 1회와 10000회 처리 속도는 약 40.08%-40.27%가 향상되고, 초당 처리 횟수는 468.35회 더 수행할 수 있고, 32비트 스크램블러보다 1회와 10000회 처리 속도는 약 7.53%-7.84%가 향상되고, 초당 처리 횟수는 91.44회 더 수행할 수 있다. 따라서 64비트로 연산하는 스크램블러 알고리즘은 64비트를 처리할 수 있는 CPU를 사용한다면 32비트 스크램블러보다 40% 이상 성능을 향상시킬 수 있다.

• 한국통신학회논문지
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• 제19권11호
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• pp.2081-2093
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• 1994

본 연구에서는 DMR(Digital Microwave Radio) STM-1 신호전송을 위한 CCTTT G. 707 SDH(Synchronous Digital Hierachy) 제 1 레벨인 155Mbps 속도의 64 QAM 복조기를 설계, 구현하였다. 복조기 전반의 성능을 좌우하는 carrier recovery는 8 비트 A/D 변환기를 이용한 decision feedback carrier recovery 방식을 이용하였다. 또한 PSF(Pulse Shaping Filter)는 7차의 elliptic 필터를 이용하였다. Carrier recovery 회로는 8bit의 변환 데이터 중에서 MSB 3 bit는 데이타로 이용하고 나머지 하위 비트들은 에러성분 검출을 위한 제어신호로 이용되는 디지틀방식 및 전압제어 수정발진기와 적분기는 아나로그 방식을 이용하는 hybrid 형태로 설계, 구현하여 안정한 복조성능을 얻었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 I
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• pp.137-140
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• 2003

IPv6 that is next generation internet was appeared because of the shortage of IPv4 address. In present, there has been studying about the home networking which allocates IPv6 address to home appliances. In this paper, It makes 16bits unicast address using remainder 4bits after making 124bits address using 64bits prefix address of IPv6 and 60bits having the form of E.164 proposed RFC2916, IETF and implemented and designed the home networking communicating home appliances having unique unicast address

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제8권9호
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• pp.3266-3285
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• 2014

With limited computing and storage resources, many network applications of encryption algorithms require low power devices and fast computing components. CHESS-64 is designed by employing simple key scheduling and Data-Dependent operations (DDO) as main cryptographic components. Hardware performance for Field Programmable Gate Arrays (FPGA) and for Application Specific Integrated Circuits (ASIC) proves that CHESS-64 is a very flexible and powerful new cipher. In this paper, the security of CHESS-64 block cipher under related-key differential cryptanalysis is studied. Based on the differential properties of DDOs, we construct two types of related-key differential characteristics with one-bit difference in the master key. To recover 74 bits key, two key recovery algorithms are proposed based on the two types of related-key differential characteristics, and the corresponding data complexity is about $2^{42.9}$ chosen-plaintexts, computing complexity is about $2^{42.9}$ CHESS-64 encryptions, storage complexity is about $2^{26.6}$ bits of storage resources. To break the cipher, an exhaustive attack is implemented to recover the rest 54 bits key. These works demonstrate an effective and general way to attack DDO-based ciphers.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제14권11호
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• pp.4502-4521
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• 2020

At EUROCRYPT 2015, Todo proposed a new technique named division property, and it is a powerful technique to find integral distinguishers. The original division property is also named word-based division property. Later, Todo and Morii once again proposed a new technique named the bit-based division property at FSE 2016 and find more rounds integral distinguisher for SIMON-32. There are two basic approaches currently being adopted in researches under the bit-based division property. One is conventional bit-based division property (CBDP), the other is bit-based division property using three-subset (BDPT). Particularly, BDPT is more powerful than CBDP. In this paper, we use Boolean Satisfiability Problem (SAT)-aided cryptanalysis to search integral distinguishers. We conduct experiments on SIMON-32/-48/-64/-96, SIMON (102)-32/-48/-64, SIMECK-32/-48/-64, LBlock, GIFT and Khudra to prove the efficiency of our method. For SIMON (102)-32/-48/-64, we can determine some bits are odd, while these bits can only be determined as constant in the previous result. For GIFT, more balanced (zero-sum) bits can be found. For LBlock, we can find some other new integral distinguishers. For Khudra, we obtain two 9-round integral distinguishers. For other ciphers, we can find the same integral distinguishers as before.

• 대한전자공학회논문지SD
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• 제48권10호
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• pp.72-81
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• 2011

본 논문에서는 IEEE754 표준의 단정도 및 배정도를 지원하는 새로운 부동소수점 변환기를 제안하고 설계하였다. 제안된 변환기는 부호 있는 정수(32비트/64비트)와 부동소수점(단정도/배정도) 간 변환, 부호 없는 정수(32비트/64비트)를 부동소수점(단정도/배정도)으로의 변환, 부동소수점 단정도와 배정도 간 변환뿐만 아니라 부호 있는 고정소수점(32비트 64비트)과 부동소수점(단정도 배정도) 간 변환을 지원한다. 모든 입력 형태를 하나의 형태로 만드는 새로운 내부 형태를 정의함으로써 출력 형태의 표현 범위에 따른 오버플로우 검사를 쉽게 하도록 하였다. 내부 형태는 IEEE754 2008 표준에서 정의된 부동소수점 배정도의 확장된 형태(extended format)와 유사하다. 이 표준에서는 부동소수점 배정도의 확장된 형태(extended format)의 최소 지수부 비트폭은 15비트라고 명시하지만 제안된 컨버터를 구현하는데 11비트만으로도 충분하다. 또한 덧셈기가 대신 +1 증가기를 사용하면서 라운딩 연산과 음수의 정확한 표현이 가능하도록 변환기의 라운딩 스테이지를 최적화하였다. 단일 클럭 사이클 데이터패스와 5단 파이프라인 데이터패스를 설계하였다. 변환기의 두 데이터패스에 대한 HDL 모델을 기술한 후에 Synopsys design compiler를 사용하여 TSMC 180nm 공정 라이브러리로 합성하였다. 합성 결과의 셀 면적은 12,886 게이트(2입력 NAND 게이트 기준)이고 최대 동작 주파수는 411MHz이다.

• 전기학회논문지
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• 제58권6호
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• pp.1241-1245
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• 2009

As FFT(Fast Fourier Transform) processor is used in OFDM(Orthogonal Frequency Division Multiplesing) system. According to increase requirement about mobility and broadband, Research about low power and low area FFT processor is needed. So research concern in reduction of memory size and complex multiplier is in progress. Increasing points of FFT increase memory area of FFT processor. Specially, SRU(Signal Reordering Unit) has the most memory in FFT processor. In this paper, we propose a reduced method of memory size of SRU in FFT processor. SRU of 64, 1024 point FFT processor performed implementation by VerilogHDL coding and it verified by simulation. We select the APEX20KE family EP20k1000EPC672-3 device of Altera Corps. SRU implementation is performed by synthesis of Quartus Tool. The bits of data size decide by 24bits that is 12bits from real, imaginary number respectively. It is shown that, the proposed SRU of 64point and 1024point achieve more than 28%, 24% area reduction respectively.

• 대한전기학회논문지:시스템및제어부문D
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• 제55권5호
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• pp.229-235
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• 2006

High speed PC-based DIO(Digital I/O) system that consists of a master device and slave I/O devices is developed. The PCI interfaced master device controls all of serial communications, reducing the load on the CPU to a minimum. The slave device is connected from the master device and another slave device is connected to the slave device, it can repeated to maximum 64 slave devices. The slave device has 3 types I/O mode, such as 16 bits input-only, 16 bits output-only, and 8bits input-output. The master device has 2 rings which can take 64 slaves each. Therefore, total I/O points covered by the master is 2048 points. The slave features 3 types of input/output function interchangeability by DIP switch settings. Library, application, and device driver software for the DIO system that have a secure and a convenient functionality are developed.

• International Journal of Internet, Broadcasting and Communication
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• 제8권3호
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• pp.31-40
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• 2016

In this paper, we propose a new anti-forensic method for hiding data in the timestamp of a file in the Windows NTFS filesystem. The main idea of the proposed method is to utilize the 16 least significant bits of the 64 bits in the timestamps. The 64-bit timestamp format represents a number of 100-nanosecond intervals, which are small enough to appear in less than a second, and are not commonly displayed with full precision in the Windows Explorer window or the file browsers of forensic tools. This allows them to be manipulated for other purposes. Every file has $STANDARD_INFORMATION and $FILE_NAME attributes, and each attribute has four timestamps respectively, so we can use 16 bytes to hide data. Without any changes in an original timestamp of "year-month-day hour:min:sec" format, we intentionally put manipulated data into the 16 least significant bits, making the existence of the hidden data in the timestamps difficult to uncover or detect. We demonstrated the applicability and feasibility of the proposed method with a test case.

• 한국통신학회논문지
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• 제34권2B호
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• pp.162-169
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• 2009

메시지 인증 코드 (Message Authentication Code, MAC)는 메시지의 변조를 확인하기 위하여 사용되고 Mobile WiMAX 네트워크에서는 관리 메시지 (management message)의 인증을 위하여 Cipher-based 메시지 인증 코드 (Cipher-based MAC, CMAC)를 사용한다. 이 때 계산된 CMAC값 128 비트 중 하위 64 비트만을 사용하고 상위 64 비트 값은 잘라내어 사용하지 않는다. 본 연구에서는 이렇게 사용되지 않는 CMAC의 상위 64 비트를 공유 인증 정보 (Shared Authentication Information, SAI)라 하고 Mobile WiMAX 네트워크에서 유휴 모드 (idle mode) 상의 보안 취약점을 이용한 분산 서비스 거부 공격을 방어하는 수단으로 사용한다. 공유 인증 정보는 CMAC 값 중 사용되지 않는 64 비트를 사용하는 것이기 때문에 CMAC 값과 같은 보안성을 제공하며 CMAC 값을 계산하는 과정에서 얻을 수 있기 때문에 추가적인 계산이 필요 없다. 또한 사용하기 전까지 무선 구간에서 전송되지 않아 노출될 염려가 없으며 CMAC 키를 아는 기지국, 접근 서비스망 게이트웨이 (Access Service Network Gateway, ASN GW), 무선 단말 사이에서만 공유되기 때문에 안전하다. 이런 특성들로 인하여 공유 인증 정보는 분산 서비스 거부 공격 시에 기지국과 접근 서비스망 게이트웨이의 부하를 줄임으로써 효율적으로 분산 서비스 거부 공격을 방어할 수 있다.