• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.1129-1132
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• 1998

This paper presents a design of special hardware developed for enhancing the floating-point power operations which are actively used at the lighting stage to calculate the specular term in 3D graphics geometry engines. The power operation takes just 4 cycles in our floating-point multiplier while it takes about 100-200 cycles in conventional floating-point units. Although an approximation algorithm is employed in the power operation to reduce the hardware complexity required, the error of power value from the developed floatingpoint multiplier is so minimal that no difference can be found by human eyes.

• 대한전자공학회논문지SD
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• 제44권8호
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• pp.89-96
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• 2007

본 논문은 효율적인 3차원 그래픽스를 위해 컬링과 클리핑을 포함한 래스터라이져를 설계하였다. 제안하는 래스터라이져는 모바일 환경을 위해 구현하였고, 프러스텀 컬링, 백 페이스 컬링, Y축 클리핑, X축 클리핑을 처리한다. 래스터라이져는 트라이 앵글 셋업, 에지 워크, 스팬 프로세서 유닛으로 구성된다. 컬링, 클리핑을 포함한 래스터라이져의 각 유닛으로 설계하였다. 래스터라이져는 16 비트 깊이 값과 16 비트 컬러 값을 갖는 고라우드 쉐이딩을 지원한다. 제안한 래스터라이져는 52M pixels/sec의 처리 능력을 갖는다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 추계학술대회
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• pp.337-340
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• 2009

3차원 그래픽 처리를 위한 가속기 하드웨어가 발표된 이후 GPU(Graphics Processing Unit)의 성능은 끊임없이 개선되어 왔다. 이는 복잡한 그래픽 어플리케이션의 연산을 효율적으로 처리하기 위한 추세이나 실제로 GPU의 리소스를 100% 활용하는 경우는 드물다. 최근 주목받고 있는 GP-GPU(General-Purpose GPU)는 GPU에서 담당하는 연산을 포함하고 CPU가 처리하는 일반적인 연산의 처리도 가능하여 프로세서 자원의 분배에 따라 효율적인 제어가 가능하다. 본 논문에서는 GP-GPU 기반 환경을 가상으로 구현하여 프로그램의 설계 및 디버깅이 가능한 시뮬레이터를 구현하였다. 이를 통해 동시 설계(Co-Design) 환경을 구성하여 동시적 개발 환경을 지원하고 3차원 그래픽 컨텐츠의 디스플레이가 가능한 인터페이스를 구축하여 빠르고 안정적인 검증이 가능하다.

• 전자공학회논문지B
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• 제30B권1호
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• pp.1-9
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• 1993

In recent days high perfermance graphic operation is needed, since computer graphics is widely used for computer-aided design and simulator using high resolution graphic card. In this paper a graphic accelerator is designd with the functions of graphic primitives generation and geometrical transformations. 1-D Systolic Array Processor for Matris Vector operation is designed and used in main ALU of a graphic accelerator, since these graphic algorithms have comonon operation of Matris Vector. Conclusively, in case that the resolution of graphic domain is 800$\times$600, and 33.3nsec operator is used in a graphic accelerator, 29732 lines per second and approximately 6244 circles per second is generated.

• 한국정보통신학회논문지
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• 제11권3호
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• pp.563-569
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• 2007

모바일 통신 서비스의 발전과 반도체 기술의 발달로 모바일 기기에 멀티미디어 서비스와 2D/3D 게임과 같이 고수준의 그래픽 처리를 필요로 하는 콘텐츠가 가능하게 되었다. 모바일 기기는 특성상 더욱 작은 칩 면적과 저전력 소비의 조건이 만족되어야 하며, 본 논문에서는 이러한 모바일 기기에 적용 가능한 2D/3D 벡터 그래픽 처리용 부동소수점 절사형 승산기를 설계한다. 본 논문의 승산기는 기본적으로 radix-4 Booth 인코딩을 적용하고, 면적과 전력소모를 줄이기 위하여 절사방식을 사용한다. 구현된 절사형 승산기는 평균 퍼센트 오차가 0.00003% 정도로 모바일 기기에 충분히 적용가능하다. 승산기는 0.35um CMOS 셀 라이브러리를 이용하여 논리 합성되었고, 그 결과 절사되지 않은 기존의 radix-4 Booth 승산기에 비해 게이트 수가 약 33.8%정도 감소하였다.

• 대한전자공학회논문지SD
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• 제41권11호
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• pp.105-113
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• 2004

기존의 3차원 그래픽 가속기는 전력소모 및 규모가 커서 휴대형 기기에는 적합하지 않다. 따라서 본 논문에서는 휴대형기기에 적합한 저전력 소규모의 3차원 렌더링 처리기를 제안한다. 소규모의 구현을 위하여 반복연산 및 고정소수점 연산을 사용하였다. 또 저전력의 고려를 위해 텍스쳐 유무에 따라 효율적으로 파이프라인을 관리하였고, 삼각형 셋업 및 에지워킹 단은 순차적으로, 3차원 영상 가속기의 성능을 좌우하는 스캔라인처리와 스팬처리 단은 병렬적으로 처리하게 설계하였다. 설계한 렌더링 처리기는 800*600의 해상도 지원과 32비트의 트루칼러를 지원하며 0.25㎛ ASIC공정에서는 50MHz로 동작하여 초당 47.88M 개의 픽셀과 33.25 프레임을 처리하며 텍스쳐 매핑을 포함 64만 게이트를 가지며 면적은 4.9827mm*4.9847mm 이이며 파워소모는 263.7mW이다.

• 한국정보과학회논문지:시스템및이론
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• 제34권1호
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• pp.10-18
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• 2007

휴대용 단말기에서의 동영상 및 3차원 영상을 처리하는 것이 일반화되면서, H.264 및 3차원 그래픽 가속기 데이타를 처리하기 위한 연산량이 크게 증가하고 있다. 본 연구에서는 H.264 인코더의 움직임 추정기 및 디코더의 움직임 보상기와 3차원 그래픽 렌더링 가속기를 재구성 가능하도록 설계하였다. 움직임 추정기는 효율적인 데이타 스캐닝 방법과 DAU, FDVS 알고리즘을 사용하여, JM8.2에 제시된 다중 프레임 움직임 추정보다 연산량을 평균적으로 70% 이상 감소시키면서 화질 열화가 없도록 하였다. 3차원 그래픽 렌더링 가속기는 중심선 트래버셜 알고리즘을 사용하여 병렬 처리하도록 함으로써 처리량을 증가시켰다. 움직임 추정기와 3차원 렌더링 가속기의 메모리를 재구성 가능한 구조로 설계하여, 2.4Mbits (47%)의 메모리를 공유하였으며, 메모리를 8개의 블록으로 분산시켜 사용되지 않는 부분의 전력 소모를 최소화 할 수 있도록 하였다. 또한, 움직임 보상기와 3차원 렌더링 가속기의 픽셀 프로세서를 공유하여 약 7%의 하드웨어면적을 감소 시켰다.

• 대한전자공학회논문지SD
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• 제43권2호
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• pp.24-33
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• 2006

본 논문에서는 휴대용 정보기기 시스템에서 더욱 향상된 실시간 3D 그래픽 가속 능력을 갖는 SoC 구현을 위해 효과적인 3D 그래픽 Geometry 처리 IP 구조를 연구하였다. 이를 기반으로 3D 그래픽 Geometry 처리 과정에 필요한 부동소수점 연산기를 설계하였으며, 내장형 3D 그래픽 국제 표준인 OpenGL-ES를 지원하는 부동소수점 Geometry 프로세서를 설계하였다. 설계된 Geometry 프로세서는 Xilinx-Vertex2 FPGA에서 160k gate의 면적으로 구현되었으며, 80 MHz의 동작주파수 환경에서 실제 3D 그래픽 데이터를 이용하여 Geometry 처리 과정의 성능 측정 실험을 하였다. 실험 결과 80 MHz의 동작주파수에서 초당 1.5M 개의 폴리곤 처리 성능이 확인되었으며, 이는 타 3D 그래픽 가속 프로세서에 비하여 평균 2배 이상의 Geometry 처리 성능이다. 본 지오메트리 프로세서는 Hynix 0.25um CMOS 공정에 의한 측정결과 83.6mW의 소모전력을 나타낸다.

• 대한전자공학회논문지SD
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• 제43권9호
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• pp.53-58
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• 2006

버텍스 쉐이더는 fixed function T&L(Transform and Lighting) 엔진의 유연성을 향상시키고, 이전보다 다양한 3D 그래픽 효과를 표현하기 위하여 설계되었다. 본 논문의 쉐이더는 DirectX 8.1 의 Vertex Shader 1.1 과 OpenGL ARB에 기초하여 설계하였다. 버텍스 쉐이더는 벡터 연산을 위하여 4개의 ALU로 구성된다. 작은 면적의 저전력 설계를 위하여 32비트 부동소수점 데이터 형식을 24비트 데이터 형식으로 대체하였다. 버텍스 쉐이더 코어의 동작 검증을 위하여 Xilinx Virtex2 300M gate 모듈을 사용하였다. 시납시스 합성결과 TSMC 0.13um 공정에서 115MHz의 주파수로 동작가능하고, 12.5M Polygons/sec 의 연산성능을 보였다. 버텍스 쉐이더 코어의 면적은 동일 공정에서 11만 게이트를 차지한다.

• 한국정보과학회논문지:시스템및이론
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• 제31권1_2호
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• pp.135-143
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• 2004

3차원 그래픽 가속기는 지오메트리 처리(geometry processing)와 레스터라이져(rasterizer)로 구성된다. 본 논문에서는 지오메트리 처리를 고속으로 수행할 수 있는 벡터 형태의 처리 구조(VGE)를 제안하였다. 특히 기존의 부동소수점을 계산할 수 있는 구조에 4개의 FADD, FMUL, 128개의 벡터 레지스터를 추가하여 지오메트리 연산을 가속했으며 VGE와 비슷한 H/W 비용을 갖는 Hitachi의 SH4와 비교했을 때 평균 4.7배의 성능향상을 보였다. 또한 성능 평가를 위해 범용프로세서 시뮬레이터인 Simplescalar 를 수정하여 시뮬레이터를 제작했으며 Viewperf Benchmark를 입력으로 사용하였다.