• 한국전자파학회:학술대회논문집
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• 한국전자파학회 2003년도 종합학술발표회 논문집 Vol.13 No.1
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• pp.304-308
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• 2003

A low cost solution employing harmonic oscillation to the frequency synthesizer at 5.8 GHz is proposed. The proposed frequency synthesizer is composed of 2.9GHz PLL chip, 2.9GHz oscillator, and 5.8GHz buffer amplifier. The measured data shows a frequency tuning range of 290MHz, ranging from 5.65 to 5.94GHz, about 0.5dBm of output power, and a phase noise of -107.67 dBc/Hz at the 100kHz offset frequency. All spurious signals including fundamental oscillation power (2.9GHz) are suppressed at least 15dBc than the desired second harmonic signal.

• 조명전기설비학회논문지
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• 제23권10호
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• pp.90-99
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• 2009

본 논문에서는 고효율 특성을 가지는 E급 주파수 체배기 설계를 제안하였다. 주파수 체배기는 2.9[GHz] 입력신호에 대하여 주파수 체배방식을 사용해 5.8[GHz] 출력신호를 얻도록 설계되어졌다. 또한 본 논문에서는 E급 주파수 체배기를 설계 및 제작하여 그 특성을 연구하였다. 측정결과, 2.9/5.8[GHz] E급 주파수 체배기는 출력전력 24.5[dBm]에서 최대 8.5[dB]의 변환 이득을 가지며 최대 32[%]의 고효율 특성을 보였다. 제작한 E급 주파수 체배기에 디지털 사전왜곡 선형화 기법을 적용하였다. 측정결과, 선형화 후의 출력스펙트럼은 중심주파수에서 각각 +11[MHz], +20[MHz], +30[MHz] offset인 주파수에서 적응형 선형화방식이 아닌 경우와 비교하여 12[dB], 12[dB], 13[dB]의 ACPR 특성이 향상되었으며, IEEE 802.11a 무선랜 송신스펙트럼 마스크 규격을 만족하였다. 54[Mbps] 전송속도를 가지는 64-QAM 변조방식에 따른 선형화 후의 EVM은 3.83[%]로 IEEE 802.11a 송신부 EVM 규격을 만족하였다. 본 논문의 결과는 주파수 체배기를 디지털사전 왜곡 선형화를 통해 선형성과 효율성 모두를 보상할 수 있다는 것을 보여주고 있다. 주파수 체배기를 이용한 WLAN/셀룰러/PCS/WCDMA 등의 다양한 모듈 설계에 유용하게 활용 가능할 것이다.

• 대한전자공학회논문지SD
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• 제47권7호
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• pp.61-69
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• 2010

본 논문에서는 기존 폴딩 구조의 A/D 변환기(ADC)가 지닌 경계조건 비대칭 오차를 극복하기 위해 홀수개의 폴딩 블록을 사용한 1.2V 8b 800MSPS CMOS ADC를 제안한다. 제안하는 ADC는 저 전력소모를 위해 폴딩 구조에 저항열 인터폴레이션 기법을 적용하고, 높은 folding rate(FR=9)를 극복하기 위해 cascaded 폴딩 구조를 채택하였다. 특히 폴딩 ADC의 주된 문제인 아날로그 신호의 선형성 왜곡과 offset 오차 감소를 위해 홀수개의 폴딩 블록을 사용하는 신호처리 기법을 제안하였다. 또한 스위치를 사용한 ROM 구조의 인코더를 채택하여 $2^n$ 주기를 가지지 않는 디지털 코드를 일반적인 바이너리 코드로 출력하였다. 제안하는 ADC는 $0.13{\mu}m$ 1P6M CMOS 공정을 사용하여 설계되었으며, 유효면적은 870um$\times$980um이다. 입력주파수 10MHz, 800MHz의 변환속도에서 150mW의 낮은 전력소모 특성을 보이며 SNDR은 44.84dB (ENOB 7.15bit), SFDR은 52.17dB의 측정결과를 확인하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제9권4호
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• pp.192-197
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• 2009

This paper presents the design and measurement of a 2.4/5.2-GHz dual band VCO with a balanced frequency doubler in $0.18\;{\mu}m$ CMOS process. The topology of a 2.4 GHz VCO is a cross-coupled VCO with a LC tank and the frequency of the VCO is doubled by a frequency balanced doubler for a 5.2 GHz VCO. The gate bias matching network for class B operation in the balanced doubler is adopted to obtain as much power at 2nd harmonic output as possible. The average output powers of the 2.4 GHz and 5.2 GHz VCOs are -12 dBm and -13 dBm, respectively, the doubled VCO has fundamental harmonic suppression of -25 dB. The measured phase noises at 5 MHz frequency offset are -123 dBc /Hz from 2.6 GHz and -118 dBc /Hz from 5.1 GHz. The total size of the dual band VCO is $1.0\;mm{\times}0.9\;mm$ including pads.

• Journal of electromagnetic engineering and science
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• 제9권2호
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• pp.98-104
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• 2009

An InGaP/GaAs MMIC LC VCO designed with Harmonic Noise Frequency Filtering(HNFF) technique is presented. In this VCO, internal inductance is found to lower the phase noise, based on an analytic understanding of phase noise. This VCO directly drives the on-chip double balanced mixer to convert RF carrier to IF frequency through local oscillator. Furthermore, final power performance is improved by output amplifier. This paper presents the design for a 1.721 GHz enhanced LC VCO, high power double balance mixer, and output amplifier that have been designed to optimize low phase noise and high output power. The presented asymmetric inductance tank(AIT) VCO exhibited a phase noise of -133.96 dBc/Hz at 1 MHz offset and a tuning range from 1.46 GHz to 1.721 GHz. In measurement, on-chip down-converter shows a third-order input intercept point(IIP3) of 12.55 dBm, a third-order output intercept point(OIP3) of 21.45 dBm, an RF return loss of -31 dB, and an IF return loss of -26 dB. The RF-IF isolation is -57 dB. Also, a conversion gain is 8.9 dB through output amplifier. The total on-chip down-converter is implanted in 2.56${\times}$1.07 mm$^2$ of chip area.

• 전자공학회논문지
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• 제50권1호
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• pp.137-147
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• 2013

본 논문에서는 폴딩 구조에 저항열 인터폴레이션 기법을 적용한 1.2V 8b 1GS/s CMOS folding-interpolation A/D 변환기(ADC)에 대해 논한다. 기존 폴딩 ADC가 갖는 경계조건 비대칭 오차를 최소화하기 위해 홀수개의 폴딩 블록과 프랙셔널 폴딩 비율(fractional folding rate)을 사용하는 구조를 제안한다. 또한, 프랙셔널 폴딩기법을 구현하기 위해 덧셈기를 사용하는 새로운 디지털 인코딩기법도 제안한다. 그리고 iterating offset self-calibration 기법과 디지털 오차 보정 회로를 적용하여 소자 부정합과 외부 요인에 의한 노이즈 발생을 최소화하였다. 제안하는 A/D 변환기는 1.2V 0.13um 1-poly 6-metal CMOS 공정을 사용하여 설계 되었으며 $2.1mm^2$ 유효 칩 면적과(A/D 변환기 core : $1.4mm^2$, calibration engine : $0.7mm^2$), 350mW의 전력 소모를 나타내었다. 측정결과 변환속도 1GS/s에서 SNDR 46.22dB의 특성을 나타내었다. INL 과 DNL 은 자체보정회로를 통해 모두 1LSB 이내로 측정되었다.

• Journal of Microbiology and Biotechnology
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• 제32권6호
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• pp.740-748
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• 2022

As circ_UBE2D2 has been confirmed to have targeted binding sites with multiple miRNAs involved in septic acute kidney injury (SAKI), efforts in this study are directed to unveiling the specific role and relevant mechanism of circ_UBE2D2 in SAKI. HK-2 cells were treated with lipopolysaccharide (LPS) to construct SAKI model in vitro. After sh-circ_UBE2D2 was transfected into cells, the transfection efficiency was detected by qRT-PCR, cell viability and apoptosis were determined by MTT assay and flow cytometry, and expressions of Bcl-2, Bax and Cleaved-caspase 3 were quantified by western blot. Target genes associated with circ_UBE2D2 were predicted using bioinformatics analysis. After the establishment of SAKI rat model, HE staining and TUNEL staining were exploited to observe the effect of circ_UBE2D2 on tissue damage and cell apoptosis. The expression of circ_UBE2D2 was overtly elevated in LPS-induced HK-2 cells. Sh-circ_UBE2D2 can offset the inhibition of cell viability and the promotion of cell apoptosis induced by LPS. Circ_UBE2D2 and miR-370-3p as well as miR-370-3p and NR4A3 have targeted binding sites. MiR-370-3p inhibitor reversed the promoting effect of circ_UB2D2 silencing on viability of LPS-treated cells, but shNR4A3 neutralized the above inhibitory effect of miR-370-3p inhibitor. MiR-370-3p inhibitor weakened the down-regulation of NR4A3, Bax and Cleaved caspase-3 and the up-regulation of Bcl-2 induced by circ_UB2D2 silencing, but these trends were reversed by shNR4A3. In addition, sh-circ_UBE2D2 could alleviate the damage of rat kidney tissue. Circ_UBE2D2 mitigates the progression of SAKI in rats by targeting miR-370-3p/NR4A3 axis.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 1997년도 한국자동제어학술회의논문집; 한국전력공사 서울연수원; 17-18 Oct. 1997
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• pp.40-43
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• 1997

This paper presents a 3D object recognition method for generation of 3D environmental map or obstacle recognition of mobile robots. An active light source projects a stripe pattern of light onto the object surface, while the camera observes the projected pattern from its offset point. The system consists of a laser unit and a camera on a pan/tilt device. The line segment in 2D camera image implies an object surface plane. The scaling, filtering, edge extraction, object extraction and line thinning are used for the enhancement of the light stripe image. We can get faithful depth informations of the object surface from the line segment interpretation. The performance of the proposed method has demonstrated in detail through the experiments for varies type objects. Experimental results show that the method has a good position accuracy, effectively eliminates optical noises in the image, greatly reduces memory requirement, and also greatly cut down the image processing time for the 3D object recognition compared to the conventional object recognition.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권5호
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• pp.535-541
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• 2016

A low phase noise META-VCO based-on meta-structure was designed using 65 nm CMOS process. We used a meta-structure to get good phase noise characteristics. The measured phase noises are -67.8 dBc/Hz, -96.37 dBc/Hz, and -107.37 dBc/Hz at 100 kHz, 1 MHz, and 10 MHz offset respectively. The META-VCO operates 8.45~8.77 GHz according to VCTRL, and the output power is -19.12 dBm. The power consumption is 28 mW with 1.2-V supply voltage. The calculated FOM is -140.76 dBc/Hz.

• 한국정보통신학회논문지
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• 제15권7호
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• pp.1543-1551
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• 2011

기존에 ADPLL(All Digital Phase Locked Loop)에서는 DCO(Digitally Controlled Oscillator)의 해상도를 향상시키기 위해 주로 디더링(dithering) 기법이 사용되었다. 본 논문에서는 디더링 방식에서 발생하는 문제점을 보안하고자 DAC(Digital-to-Analog Converter)를 이용한 DCO의 해상도 확보 방법을 제안하였다. 주파수 컨트롤은 coarse와 fine 바랙터(varactor) bank 그리고 DAC 바랙터에 의해서 이루어지며, coarse와 fine bank는 PMOS 바랙터로, DAC 바랙터는 NMOS 바랙터로 구현하였다. 각 바랙터 bank는 8비트의 디지털 입력으로 컨트롤된다. $0.13{\mu}m$ CMOS 공정을 이용하여 설계된 DCO는 약 2.8GHz~3.5GHz의 주파수 범위에서 발진하며 660MHz의 대역폭을 갖는다. DCO의 출력 주파수를 측정한 결과 해상도는 2.8GHz대역에서 73Hz이다. 설계된 DCO는 1M 옵셋(offset)에서 -119dBc/Hz의 위상 잡음 특성을 보이며, 1.2V 전원에서 4.2mA의 전류를 소모한다. 칩 면적은 PAD를 포함하여 $1.3mm{\times}1.3mm$이다.