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빔 틸트 특성을 갖는 광대역 Conformal 패치 어레이 안테나 (Wideband Microstrip Conformal Patch Array Antenna with Tilted Beam)

  • 박정수;김인복;김홍희;이성락;어윤성;김정근
    • 한국전자파학회논문지
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    • 제27권5호
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    • pp.416-423
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    • 2016
  • 본 논문은 광대역 시스템에서 이용 가능한 빔 틸트 특성을 가지는 Conformal 구조의 $1{\times}4$패치 어레이 안테나를 설계 및 제작하였다. E자 형태의 패치 안테나 및 L-probe 급전 방식을 이용하여 광대역 단일 패치를 설계하였고, 전방으로 20도의 빔 틸트 특성을 얻기 위해 $1{\times}4$ 안테나 어레이를 T-junction 전력분배기와 42 psec의 마이크로스트립 전송선을 이용하였다. 3.6~4.4 GHz에서 9 dB 이상의 반사 손실이 측정되었으며, 3.75~4.25 GHz에서 10 dBi 이상의 안테나 이득을 가지며, 30도 이하의 HPBW 특성이 측정되었다.

하드웨어 공유와 캐리 보존 덧셈을 이용한 MDS 해쉬 프로세서의 설계 (Design of MD5 Hash Processor with Hardware Sharing and Carry Save Addition Scheme)

  • 최병윤;박영수
    • 정보보호학회논문지
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    • 제13권4호
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    • pp.139-149
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    • 2003
  • 본 논문에서는 하드웨어 공유와 캐리 보존 덧셈 연산을 이용하여 MD5 알고리즘을 구현하는 면적 효율적인 해쉬 프로세서를 하드웨어로 설계하였다. 면적을 최소화하기 위해, MD5의 1 단계 동작을 2개의 부분 단계로 세분화하고, 각각의 부분 단계 동작을 동일 하드웨어로 구현하는 방식으로 하드웨어 공유를 극대화하였다. 그리고 MD5의 부분 단계를 구성하는 3개의 직렬 캐리 전달 덧셈 동작을 2개의 캐리 보존 덧셈과 1개의 캐리 전달 덧셈으로 변환하여 동작 주파수를 증가시켰다. MD5 해쉬 프로세서는 0.25$\mu\textrm{m}$ CMOS 표준 셀 라이브러리로 합성한 결과 약 13,000개의 게이트 수로 구성되며, 타이밍 분석 결과 설계된 MD5 해쉬 프로세서는 120 MHz의 동작 주파수에서 512 비트 입력 메시지에 대해 465 Mbps의 성능을 갖는다.

드레인 정규화 감지회로를 이용한 차동 PLL 설계 및 차동 공정보상기법 (Regulated Drain Detection and Its Differential PLL Application to Compensate Processes)

  • 서범수;조현묵
    • 전기전자학회논문지
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    • 제9권1호
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    • pp.40-46
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    • 2005
  • 본 논문은 공정변화를 검출하여 회로에 반영 및 보상하는 드레인 정규화 검출 (regulated drain detection) 방식과 차동 VCO에 적용하는 기법을 제안하였으며, 제안된 방식과 기법을 검증하기 위하여 저 전압 차동 PLL을 제작하여 그 성능을 검증하였다. 제안된 드레인 정규화 검출 방식과 이를 차동적으로 응용하여 설계된 저-지터 차동 PLL은 실제로 $0.18{\mu}m$ 1-폴리 3-메탈 공정으로 제작되었으며 공정변화에 따른 여러 가지 공정 코너 (corner)에 대한 VCO의 동작을 다양한 모의실험을 통하여 검증하였다. 제작된 PLL은 80MHz - 240MHz의 동작범위를 가지며 전체 die size는 내부 루르필터를 포함하여 $330{\mu}m\;{\times}\;380{\mu}m$이다. 1.8V 공급전압 일때 모든 동작주파수에 대한 트랙킹 지터 특성은 150psec peak-to-peak 이하로 안정적인 성능을 보였다.

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DDR SDRAM을 위한 저전압 1.8V 광대역 50∼500MHz Delay Locked Loop의 설계 (Design of Low Voltage 1.8V, Wide Range 50∼500MHz Delay Locked Loop for DDR SDRAM)

  • 구인재;정강민
    • 정보처리학회논문지A
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    • 제10A권3호
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    • pp.247-254
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    • 2003
  • 본 연구에서 고속 데이터 전송을 위해 Double Data Rate(DDR) 방식을 사용하는 SDRAM에 내장할 수 있는 저전압 광대역 Delay Locked Loop(DLL) 회로를 설계하였다. 고해상도와 빠른 Lock-on 시간을 위하여 새로운 유형의 위상검출기론 설계하였고 카운터 및 Indicator 등 내장회로의 빠른 동작을 위해 Dual-Data Dual-Clock 플립플롭(DCDD FF)에 기반을 둔 설계를 수행하였으며 이 FF을 사용하므로서 소자수를 70% 정도 감소시킬 수 있었다. Delay Line 중에서 Coarse 부분은 0.2ns 이하까지 검출 가능하며 위상오차를 더욱 감소시키고 빠른 Lock-on 기간을 얻기 위해 Fine 부분에 3-step Vernier Line을 설계하였다. 이 방식을 사용한 본 DLL의 위상오차는 매우 적고 25ps 정도이다. 본 DLL의 Locking 범위는 50∼500MHz로 넓으며 5 클럭 이내의 빠른 Locking을 얻을 수 있다. 0.25um CMOS 공정에서 1.8V 공급전압 사용시 소비전류는 500MHZ 주파수에서 32mA이다. 본 DLL은 고주파 통신 시스템의 동기화와 같은 다른 응용면에도 이용할 수 있다.