• 한국정보통신학회논문지
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• 제10권5호
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• pp.812-820
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• 2006

최근 대부분의 전송기술(LAN 뿐만 아니라 MAN과 WAN까지)이 이더넷으로 통일되는 경향에 힘입어, 예전에 비하여 이더넷은 대단한 주목을 받게 되었다. 하드웨어 설계를 위해 10Gbps 이더넷 Data Link 계층의 MAC 코어를 C언어를 이용하여 성능평가를 실시하여 내부 FIFO의 크기를 도출하였다. 본 논문에서는 VHDL 언어와 Xilinx ISE 6.2i 툴을 이용하여 상위 계층 인터페이스, 전송엔진, 플로우 컨트롤 블록, 수신엔진, 정합 부계층(Reconciliation Sublayer), 초기설정 블록, 상태전송 블록, XGMII 인터페이스 블록으로 구성되는 10Gbps 이더넷용 MAC(Media Access Control)코어를 설계하여 Model_SIM 5.7G 시뮬레이터를 이용하여 검증하였다. 10Gbps 이더넷의 권고안에서는 10Gbps를 지원하기 위해 64비트 데이터 패스를 갖는 MAC 코어는 156.25MHz를 지원해야 하는데, 설계된 MAC 코어는 64비트의 데이터를 처리하고 168.549MHz를 지원하여 최대 10.78Gbps의 데이터 처리를 지원한다. 이는 100bps 이상의 고속의 데이터 처리가 요구되는 응용분야에 적합하다.

• 한국정보통신학회논문지
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• 제9권3호
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• pp.547-554
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• 2005

최근 대부분의 전송기술이 이더넷으로 통일되는 경향에 힘입어, 예전에 비하여 이더넷은 대단한 주목을 받고 있다. 본 연구에서는 최적의 MAC 코어 설계에 대해 연구하였는데, 이는 상위 계층 인터페이스, 전송엔진, 플로우 컨트롤 블록, 수신엔진, 정합 부계층, 초기설정 블록, 상태전송 블록, XCMII 인터페이스 블록으로 구성된다. 하드웨어 설계를 위해 10Gbps 이더넷 Data Link 계층의 MAC 코어를 C언어로 성능평가를 실시하여 내부 GIFO와 파라미터 초기값을 도출하였다 내부 FIFO는 $95\%$의 트래픽이 발생시 512 크기로 사용 가능하고, $97\%$의 트래픽이 발생시에는 1024 크기가 적합하였다. 성능결과를 토대로, VHDL 언어로 설계하여 검증하였다. 설계된 MAC 코어는 64비트의 데이터를 처리하고 168.549MHz를 지원하여 전송효율이 최대 10.78Gbps까지 지원하므로, 10Gbps 이더넷의 스위칭 장비의 인터페이스 모듈로 응용이 가능하다.

• 대한전자공학회논문지TC
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• 제41권5호
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• pp.27-36
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• 2004

최근 인터넷 트래픽의 폭발적인 증가에 따라, 매우 빠른 고속 네트워크 장비에 네트워크프로세서(NP)의 사용이 보편화되고 있다. 이에 따라, 기존의 일반적인 마이크로프로세서를 이용한 네트워크 장비의 성능 한계를 벗어나 향상된 성능을 보이는 라우팅 기능과 패킷처리 기능을 분리하는 분산형 시스템 구조가 이용되고 있다. 본 논문에서는 10기가비트 이더넷 포트를 가지는 10기가비트 에지 스위치 시스템에 적용한 패킷 라우팅 처리와 OAM 처리를 위한 분산형 이더넷 IPC 통신 메커니즘과 10Gbps급 이더넷 데이터를 처리할 수 있는 프레임 방식의 MUX/DEMUX 구조를 설계하고 구현하는 방법을 기술한다. 본 논문에서 제안한 분산형 이더넷 UC 통신 메커니즘 구조는 현재 진행되고 있는 10기가비트 이더넷 인터페이스를 갖는 320Gbps급의 백본용 이더넷 스위치 시스템에도 적용하였다.

• 한국통신학회논문지
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• 제36권12B호
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• pp.1601-1610
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• 2011

본 논문에서는 100G 이더넷과 100G OTN에 대한 표준화 활동, 요구사항 및 관련 기술들에 대해서 고찰해 본다. 현재 망 사업자와 캐리어 업체들을 중심으로 100Gbps 전송용량에 대한 수요가 점자 증가하고 있다. 또한 OTN/DWDM 기반의 초고속 광 전달망은 폭발적으로 증가하고 있는 이더넷 트래픽을 효과적으로 수용하기 위한 구조로 변화해 가고 있다. 본 논문에서는 상용 FPGA를 사용하여 OTU4 프레이머를 구현하고 그 성능을 실험적으로 검증하였다. 구현된 OTU4 프레이머는 병렬 신호처리 기능, 다중 레인 운용 기능, 범용 매핑 절차 기능 및 FEC 기능을 가진다. 또한 구현된 OTU4 프레이머는 최대 120Gbps 신호처리 용량을 가지고 있어 $12{\times}10G$ 이더넷 또는 $3{\times}40G$ 이더넷 응용에 활용할 수 있다는 장점을 가진다. 본 연구는 ASIC이 아닌 상용 FPGA를 이용하여 OTU4 프레이머를 구현함으로써 빠르게 변해가는 시장상황에 유연하게 대처할 수 있으며 이를 토대로 국제표준을 추진할 수 있다는 장점을 가진다.

• 전자공학회지
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• 제31권3호
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• pp.49-56
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• 2004

지금까지 end-to-end ethernet 서비스를 실현하기 위한 노력으로 10 Gbps 이상의 ethernet 전송기술, 강력한 보안프로토콜, 그리고 QoS 방안 등이 주가 되어 연구되고 논의되어져 왔다. 본 고에서는 기존의 asynchronous ethernet을 그대로 수용하며 기존 ethernet의 가장 큰 한계점으로 지적되었던 real-time data전송문제를 해결하기 위한 ‘Synchronous Ethernet’ 의 표준화 현황 및 기술을 소개하고자 한다. ‘Synchronous Ethernet’은 현재 공식적으로 정해진 표준이 없는 상태지만 2004년에 국제표준회의에서 새롭고 활발한 활동으로 자리잡을 것으로 보인다.(중략)

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2011년도 춘계학술발표대회
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• pp.862-865
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• 2011

지난 3 월 3 일 발생한 분산서비스 거부 공격의 경우 보안 패치 업데이트를 방해하는 현상이 신고되어 공격 시작 전에 악성코드가 분석됨으로 초동 대응이 가능하였다. 하지만 일반적인 분산서비스 거부 공격은 이러한 초동 분석이 불가능한 경우가 대부분이다. 따라서 네트워크에서 공격 트래픽을 효과적으로 탐지 차단하는 DDoS 탐지 엔진이 필요하다. 또한 빠른 트래픽 증가로 인하여 10Gbps Ethernet 사용이 일반화 되고 있고, 이미 수 백 Gbps 의 공격 트래픽이 수시로 발생하고 있다. 본 논문에서는 선로 속도 10Gbps 성능의 분산서비스거부 공격 탐지 칩 셋의 구현에 대해 기술한다. 칩 구현을 위한 고려 사항, 엔진 구조, 하드웨어 합성 결과 및 시스템에 장착된 칩의 성능에 대하여 소개하고자 한다.

• 전자공학회지
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• 제31권8호
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• pp.32-43
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• 2004

이더넷(Ethernet)(［1］)은 현재 가장 널리 쓰이는 통신망용 프로토콜로써, 70년대말 10Mbps급의 속도를 제공하던 이더넷은 100Mbps, 1Gbps를 거쳐 현재는 10Gbps 제품들이 시장에 나오고 있다. 세계적으로 수억대 이상의 컴퓨터에서 이더넷 제품이 살이고 있으며, 이미 확립된 기반과 그에 따른 유지관리의 용이함 등에 힘입어 아직도 막대한 숫자로 채택되어 쓰이고 있고 앞으로 10/100Mbps 이더넷 제품들이 자연스럽게 1/10Gbps 제품군으로 업그레이드될 것으로 보인다.(중략)

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2004년도 춘계종합학술대회
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• pp.674-677
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• 2004

최근 대부분의 전송기술(LAN 뿐만 아니라 MAN과 WAN까지)이 이더넷으로 통일되는 경향에 힘입어, 예전에 비하여 이더넷은 최근에 대단한 주목을 받게 되었다. 그러나 그동안 ATM 등의 전송기술에 의해 관심밖에 있던 이더넷이기 때문에, 국내에서 축적된 기술도 미약하다. 그리고, 이더넷이라는 기술은 단순한 디지털 로직이 아닌 디지털 / 아날로그 모뎀기술과 광 전송기술, 소프트웨어기술들이 결합된 고도의 전송기술이기 때문이다. 10Gbps 이더넷 표준이 2002년에 발표되면서 10Gbps 이더넷에 대해 많은 연구가 지속되고 있다. 10Gbps 이더넷의 특징은 이더넷 고유의 CSMA/CD 방식을 지원하지 않고, 점대점 전이중 방식만을 지원하고, 기존의 프레임구조는 계속 유지하였다. 본 연구에서는 10Gbps 이더넷 Data Link 계층의 MAC(Media Access Control) 코어를 C언어를 이용하여 성능평가를 실시하여 활용 가능한 응용분야와 내부 FIFO와 파라미터 초기 값을 도출하였다. 성능평가 결과 MAC 모듈은 짧은 패킷이 유입되었을 때 95%까지, 일반 패킷이 유입되었을 때 97%까지 패킷 손실이 발생하지 않음을 확인하였다.

• 한국정보통신학회논문지
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• 제8권3호
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• pp.577-585
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• 2004

시스템 패킷 인터페이스 4레벨 2단계(System Packet Interface Leve14 Phase 2)는 10Gbps 이더넷 응용 뿐만아니라, OC-192 대역폭의 ATM 및 POS를 통한 패킷 또는 셀 전송을 위한 물리계층과 링크계층 소자간의 인터페이스이다. 본 논문에서는 시스템 패킷 인터페이스 4레벨 2단계(SPI-4.2)에 대한 연구와 C언어를 이용한 인터페이스 모듈의 성능평가를 실시하였다. SPI-4.2 인터페이스 모들은 512워드의 FIFO를 사용할 경우 랜덤 유니폼 트래픽에서는 97％까지, 버스트 길이 32를 갖는 버스트 트래픽에서는 94％ 까지의 offered load에 대해 적응이 가능하다. 그리고 14 바이트 미만의 작은 크기 패킷을 대규모로 수신할 경우, 오버헤드로 인한 성능 저하가 발생한다는 것을 확인하였다. SPI-4.2 인터페이스 모듈은 기가비트/테라비트 라우터, 광학 크로스바 스위치 및 SONET/SDH 기반의 전송 시스템에서 라인카드로 사용할 경우 적합할 것으로 사료된다.

• ETRI Journal
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• 제28권1호
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• pp.9-16
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• 2006

In this paper, we analyzed and measured the electrical crosstalk characteristics of a 1.25 Gbps triplexer module for Ethernet passive optical networks to realize fiber-tothe-home services. Electrical crosstalk characteristic of the 1.25 Gbps optical triplexer module on a resistive silicon substrate should be more serious than on a dielectric substrate. Consequently, using the finite element method, we analyze the electrical crosstalk phenomena and propose a silicon substrate structure with a dummy ground line that is the simplest low-crosstalk layout configuration in the 1.25 Gbps optical triplexer module. The triplexer module consists of a laser diode as a transmitter, a digital photodetector as a digital data receiver, and an analog photodetector as a cable television signal receiver. According to IEEE 802.3ah and ITU-T G.983.3, the digital receiver and analog receiver sensitivities have to meet -24 dBm at $BER=10^{-12}$ and -7.7 dBm at 44 dB SNR. The electrical crosstalk levels have to maintain less than -86 dB from DC to 3 GHz. From analysis and measurement results, the proposed silicon substrate structure that contains the dummy line with $100\;{\mu}m$ space from the signal lines and 4 mm separations among the devices satisfies the electrical crosstalk level compared to a simple structure. This proposed structure can be easily implemented with design convenience and greatly reduce the silicon substrate size by about 50 %.