• 한국통신학회논문지
• /
• 제17권7호
• /
• pp.666-676
• /
• 1992

본 논문에서는 RAM에서 발생하는 모든 PSF(Pattern Sensitive Fault)를 검사하기 위한알고리즘과 테스트회로를 제안하였다. 기존의 테스트회로와 사용된 알고리즘은 RAM셀들을 연속적으로 테스트하거나 메모리의 2차원적 구조를 사용하지 못했기 때문에 많은 테스트 시간이 소요되었다. 본 논문에서는 기존의 RAM회로에 테스트를 위한 부가적인 회로를 첨가하여 병렬적으로 RAM을 테스트 하는 방법을 제안하였다. 부가적으로 첨가된 회로로는 병렬 비교기와 오류 검출기, 그룹 선택회로 이고 병렬 테스팅 위해서 수정된 디코더를 사용하였다. 또한, 효과적인 테스트 패턴을 구하기 위해 Eulerian경로의 구성방법에 대해서도 연구를 수행하였다. 결과적으로, 본 논문에서 사용한 알고리즘을 사용하면 b x w=n의 매트릭스 형태로 표현되는 RAM을 테스트하는데 325*워드라인 수 만큼의 동작이 필요하게 된다. 구현한 각 회로에 대해서 회로 시뮬레이션을 수행한 후 10 bit*32 word Testable RAM을 설계하였다.

• 공학논문집
• /
• 제2권1호
• /
• pp.31-37
• /
• 1997

본 논문에서의 ALU는 덧셈, 뺄셈, 1증가, 1 감소, 2의 보수 등의 산술 연산을 수행하는 산술 연산 회로, 논리합, 논리곱, 배타논리합, 부정과 같은 논리 연산을 수행하는 논리 연산 회로, 쉬프트 연산 및 산술 혹은 논리 연산 회로의 연산 결과를 데이터 버스로 전송하는 기능을 담당하는 쉬프터로 구성되며, 이러한 기본적인 ALU 기능과 관련된 명령어는 Z80 명령어에서 추출하여 ALU의 내부 회로를 설계하였고, 이 설계된 회로를 그래픽 화면으로 구성하여 데이터의 연산이 ALU 내부에서 어떤 과정과 경로를 거쳐 수행되는 가를 비트 및 논리 게이트 단위까지 처리하여 ALU 구조와 단계별 연산 과정을 그래픽 형태로 학습하는 교육 시스템이다.

• 대한전자공학회논문지
• /
• 제6권4호
• /
• pp.20-30
• /
• 1969

전압 가변용량 다이오드를 사용하여서 인가전압을 변조신호로 하였을때 수정발진회로의 동조소자로 하면 변조입력을 전혀 필요지 않는 진폭변조방식을 실현할 수 있으며 한편에서는 수정발진자를 4분지 1파장 결합회로를 통하면 하아트레 발진회로가 가장 광대역 주파수 변조기로서 적합함을 시작 결과로서 입증하였다.

• 제어로봇시스템학회:학술대회논문집
• /
• 제어로봇시스템학회 2000년도 제15차 학술회의논문집
• /
• pp.1-1
• /
• 2000

본 논문에서는 3축이 연성되어 비선형 운동 방정식으로 표현되는 3축 안정화 인공위성 시스뎀에 입릭외란과 시스템의 불확실성이 존재할 경우에도 자제 정밀도를 유지하는 제어기를 설계한다. 비선헝 운동 방정식으로 표현되는 운동 방정식을 선형화하고 PID제어기를 구성하였다 선형화에 의한 시스템의 불확실성과 입력 외란을 신경회로망으로 추정하여 외란의 엉향을 제거하도록 구성된 PR제어기의 제어입력을 수정한다 수정된 제어입력은 외란을 상쇠시켜 시스템 출력에서 외란의 효과를 제거하게 된다. 신경회로망은 제어입력과 시스템 출력, 기준 운동 방정식간의 관계를 이용하여 외간과 시스템의 불확실성을 추정하며, 역전파 알고리즘을 사용한 학습 알고리즘으로 신경 회로망을 교육한다. 제안된 신경회로망을 이용한 외란 제거 제어기는 시뮬레이션을 통하여 자세 정밀도의 향상을 검증한다

• 한국지반공학회:학술대회논문집
• /
• 한국지반공학회 2004년도 발자취(20th anniversary)
• /
• pp.146-157
• /
• 2004

다짐에너지는 D-2 수정다짐과 5층 35회, 45회 및 65회로 변화시켜 다짐시험을 행하였고 이때 각 시료는 자연입도에 근접하게 동일입도로 조정 사용하였으며, 건조법 및 비반복법으로 흐트러진 시료를 사용하여 시험하였다. 다짐에너지를 변화시키면서 다짐 시험한 결과는 그림 1, 2와 같다. 이들 그림에 대하여 최소자승법으로 다음과 같은 관계식을 얻었다. $r_{dmax}$=0.9834＋0.0312 ln(E) $W_{opt}$=54.25-0.3778E $r_{dmax}$=1.8494-0.0158 $W_{opt}$ e=-0.07576 ln(E) ＋ 1.5443(중략)

• 전력전자학회:학술대회논문집
• /
• 전력전자학회 2018년도 전력전자학술대회
• /
• pp.342-343
• /
• 2018

듀얼벅 인버터는 효율이 높고 누설전류가 작다는 장점을 가지지만, 단방향 전력 전달 특성으로 인해 적용범위에 한계가 존재한다. 이에 본 논문에서는 듀얼벅 인버터의 무효전력 보상을 위한 새로운 모듈레이션 기법을 제안한다. 제안하는 모듈레이션 기법을 적용할 경우 회로를 수정하지 않고 듀얼벅 인버터의 장점을 유지한 채 무효전력 출력이 가능하다. 이를 시뮬레이션 및 실험을 통해 검증하였다.

• 한국정보과학회:학술대회논문집
• /
• 한국정보과학회 2007년도 한국컴퓨터종합학술대회논문집 Vol.34 No.1 (B)
• /
• pp.482-486
• /
• 2007

본 논문은 기존의 O-tree 표현법을 이용한 플로어플랜 알고리즘의 결점을 보완한 새로운 알고리즘을 제안한다. 기존의 방법에선 플로어플랜의 변형을 처리하는 과정에서 몇 가지 변형을 간과하기 때문에 좋은 해를 놓치는 경우가 발생한다. 본 논문에서는 기존의 방법을 수정하여 변형을 처리하는 과정에서 블록이 들어갈 수 있는 모든 위치를 고려하였다. 그 결과 MCNC 밴치마크 회로를 이용한 실험에서 총면적이 이전의 방법에 비해 평균 3% 개선되었다.

• 한국수정란이식학회지
• /
• 제29권1호
• /
• pp.7-12
• /
• 2014

본 연구는 한우 번식 기록이 잘 유지되고 있는 4개 농장의 2007년 1월부터 2010년 10월까지의 번식 자료 수집하여 분석하였다. 수태 당 평균 수정 횟수와 평균 공태일은 A농장 $1.7{\pm}0.1$회와 $77.4{\pm}4.8$일, B농장 $1.5{\pm}0.1$회와 $150.8{\pm}11.2$일, C농장 $1.5{\pm}0.1$회와 $90.4{\pm}4.5$일, D농장 $1.4{\pm}0.1$회와 $71.4{\pm}2.5$일이었다. 호르몬으로 발정을 유도하는 D농장을 제외한 3개 농장 531두의 번식 기록으로 분만 후 첫 수정 시기에 따른 평균 수정 횟수와 평균 공태일을 분석한 결과, 총 5개의 수정 시기에 따른 수정 횟수는 30일 이전 첫 수정이 $2.1{\pm}0.2$회로 31일 이후 첫 수정보다 유의적으로 높았다. 번식 장애우 58두에 2가지 배란 동기화법을 사용하여 수태율을 확인해 본 결과, Ovsynsh 법은 55.2%의 수태율을, CIDR-based TAI 법은 65.5%의 수태율을 나타냈다. 농장의 번식률을 높이기 위해서는 정확한 번식 기록 작성, 발정 관찰, 수정 후 임신 감정, 번식 기관 검진, 번식률을 고려한 첫 수정 시기 수정 등이 필요하다.

• 전자공학회논문지C
• /
• 제36C권8호
• /
• pp.1-9
• /
• 1999

빠르고 정확한 결과를 얻기 위해서 타이밍 수준에서의 회로 해석이 이루어지며, 게이트와 연결선에서의 신호 지연 해석은 회로의 설계 검증을 위하여 필수적이다. 본 논문에서는 CMOS 회로 게이트에서의 지연 시간과 연결선의 지연 해석을 위한 초기 천이 시간을 동시에 계산할 수 있는 방법을 제시한다. 회로 연결선의 유효 커패시턴스 개념을 이용하여 게이트의 지연 시간과 게이트에서의 구동 저항을 고려한 연결선 선형 전압원의 천이 시간을 계산한다. 게이트 지연과 연결선 선형 전압원의 천이 시간을 구하는 과정은 예비 특성화된 게이트 타이밍 데이터를 이용하여 반복적인 연산과정을 통하여 동시에 구하게 된다. 기존의 게이트 지연 계산 알고리즘은 연결선 선형 전압원의 천이 시간을 위해 별도의 게이트 특성 데이터를 필요로 하였으나, 본 논문에서 제시하는 방법은 계산 과정 중에 생성된 데이터를 이용함으로써 현재의 예비 특성화 방법을 수정하지 않고서도 효율적인 타이밍 수준의 게이트 및 연결선 지연 시간 예측이 가능하도록 하였다.

• 대한전자공학회논문지SD
• /
• 제43권2호
• /
• pp.42-50
• /
• 2006

반도체 공정기술의 발달로 인해 칩의 집적도가 향상되고 높은 성능의 SoC (System On a Chip)의 구현이 가능해졌다. 하지만 이로 인한 칩의 전력 소모량 증가는 칩 설계시의 중요 제한 요소가 되고 있다 칩 설계의 하위 단계로 갈수록 설계의 수정은 시간과 금전적 비용을 기하급수적으로 증가시키기 때문에, 설계의 상위 단계에서부터 칩의 소모 전력을 미리 추정하는 기술은 필수적이다. 이에 본 연구에서는 효율적인 상위 레벨 소모 전력 추정을 위해 회로를 레벨화 하고, 일부 레벨의 스위칭을 기반으로 회로의 소모 전력을 look up 테이블을 이용하여 모델링하였다 제안한 기술을 이용하여 ISCAS'85 벤치마크 회로에 대해 평균 소모 전력을 추정한 결과, 기존에 알려진 소모 전력 추정 기술에 비해 평균 추정 오차를 $9.45\%$에서 $3.84\%$로 크게 개선한 결과를 얻을 수 있었다.