• 한국전자파학회논문지
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• 제22권9호
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• pp.875-880
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• 2011

본 논문에서는 기존의 인덕터와 커패시터 소자만을 이용하여 2D cloaking 회로의 단일 셀을 설계했을 경우의 단점을 보완하기 위하여 2D 전송선 구조를 이용한 cloaking 회로를 설계하고 분석하였다. 2D 전송선 구조를 이용할 경우, 단일 셀의 크기와 필요한 소자의 값을 사용 가능한 범위 안에서 조절할 수 있다는 장점이 있다. 이에 필요한 모든 설계식을 유도하였다. 자유 공간에 완전 도체로 이루어진 원통형 산란체를 상정하고, 이에 대한 cloaking 회로를 유도된 설계식을 이용하여 설계하고 이에 대한 cloaking 효과를 우선 회로 시뮬레이터인 ADS를 이용하여 살펴보았다. 제시된 시뮬레이션 제원에서 cloaking medium 효과는 10.5 dB 이득으로 나타났다.

• 전기전자학회논문지
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• 제17권3호
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• pp.385-392
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• 2013

본 논문에서는 근접물체에 둔감하도록 평면 안테나의 송신단과 수신단 사이의 분리도를 개선하는 회로구조를 제안하였으며 5.8GHz ISM 대역에서 생체신호를 검출하는 도플러 레이다 센서에 적용하였다. 방사패치를 중심으로 2개의 3dB $90^{\circ}$ 전력분배기 들을 송신경로와 수신경로에 배치하여 평형회로 구조를 구성하였다. 이는 안테나에 근접된 물체가 있어도 높은 송수신 분리도 및 우수한 입출력 반사계수를 제공한다. 제안된 회로구조에 대한 이론 전개와 시뮬레이션을 통해 타당성을 확인하였고 제작된 시제품을 측정하여 입증하였다. 인체가 2mm까지 접근하여도 ISM대역에 걸쳐 송신단과 수신단에서 16dB 이상의 반사손실과 최소 30dB 이상의 분리도가 측정되었다.

• 융합신호처리학회논문지
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• 제8권1호
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• pp.73-77
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• 2007

본 논문에서는 적응 필터링 분야에서 널리 쓰이고 있는 재귀형 LMS 필터의 고속연산을 위해 Cyclo-static 스케줄러를 이용하여 VLSI구현에 적합한 구조를 제안한다. 이과정은 크게 스케줄 생성 단계와 회로도 생성 단계로 구성되는데, 스케줄 생성단계는 입력으로서 Fully Specified Flow Graph(FSFG)로 표현된 재귀 DSP 알고리듬을 취하여 입력의 샘플링속도, 프로세서의 수, 그리고 주어진 입력에 대한 출력의 지연에 있어 최적인 Cyclo-static 스케줄러를 생성하여 각 프로세서간의 연결선이 최소가 되도록 스케줄을 변환한다. 회로도 생성 단계에서는 이 변환된 스케줄러로부터 미리 정의된 두 가지 형태의 프로세서 구조를 이용하여 그것을 구성하고 있는 레지스터 및 멀티플렉서의 할당을 행하고 제어신호를 포함한 완전한 회로도를 생성한다, 이렇게 생성된 회로도는 기존의 실리콘 컴파일러를 이용하여 VLSI 레이아웃으로 용이하게 변환 될 수 있다.

• 한국전자파학회논문지
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• 제18권1호
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• pp.90-95
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• 2007

LDR(Low Date Rate) UWB(Ultra Wide Band) 시스템에서 chaotic 신호를 이용한 OOK(On Off Keying) 통신 방법이 선택적 사항으로 채택되어 있다. 이 시스템에서 중요 회로 중에 하나인 chaotic 신호 발생 회로는 현재 대부분 아날로그 형태의 피드백 구조를 이용하고 있으나, 아날로그 형태의 피드백 구조는 공정 변화에 대한 취약점이 있어 양산성에 어려움이 있다. 이를 해결하기 위해 본 논문에서는 0.18 um CMOS 공정을 이용하여 디지털 구조의 PN-sequence를 응용하여 중심 주파수 4 GH에서 2 GHz의 대역폭을 갖는 Quasi-chaotic 신호 발생 회로를 설계 및 검증하였다.

• 대한전자공학회논문지SD
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• 제47권11호
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• pp.30-36
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• 2010

최근의 메모리 반도체에 있어서, 수율과 품질을 유지하기 위하여 불량셀은 반드시 수리가 필요하다. 대부분의 워드단위 입출력을 갖는 system-on-chip (SoC)를 포함한 많은 메모리가 다중 블록으로 구성되어 있음에도 불구하고, 기존의 대부분의 자체내장수리연산회로의 연구들은 단일블록을 대상으로 하였다. 워드 단위 입출력 메모리의 특성상 다중메모리 광역대체수리구조를 갖는 경우가 많다. 본 논문에서는 이러한 메모리를 대상으로 기존에 최적 수리효율을 갖는 대표적인 자체내장 수리연산 회로인 CRESTA를 기본으로 하여, 보다 적은 면적으로 최적 수리효율을 낼 수 있는 알고리즘과 연산회로을 제안한다. 제안하는 자체내장수리 회로는 단위블록의 연산결과를 순차적으로 비교하여 워드단위 메모리의 제약조건을 만족시키는 최종 수리해를 구해내며, 기존의 회로보다 훨씬 빠른 시간 내에 최적의 수리 해를 구해 낼 수 있다.

• 대한전자공학회논문지SD
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• 제47권12호
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• pp.48-54
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• 2010

본 논문은 H.264 비디오 코덱에 적용할 수 있는 고성능 정수화소 움직임 예측 회로 구조에 대해 설명한다. 전역 탐색 알고리즘은 모든 가능한 블록에 대해 확인하기 때문에 가장 좋은 결과를 보장한다. 그러나 전역 탐색 알고리즘은 많은 양의 연산과 데이터를 요구한다. 연산 노력을 줄이기 위해 많은 고속 탐색 알고리즘들이 제안되었다. 고속 탐색 알고리즘들의 단점은 데이터 접근이 불규칙하고 데이터 재사용이 어려운 것이다. 본 논문에서는 고성능 움직임 예측을 위하여 효율적인 정수화소 움직임 예측 알고리즘을 제안하고 있으며, 이를 구현하기 위한 처리 속도가 높고 외부 메모리 사용을 줄일 수 있는 회로 구조를 제안한다. 제안한 회로는 7가지 종류의 가변 블록 크기를 지원하면 41개 움직임 벡터를 생성한다. 구현된 고성능 움직임 예측 회로는 RTL로 구현하였고 FPGA가 탑재된 보드에서 동작을 검증하였다. 130nm CMOS 표준 셀 라이브러리로 합성된 회로는 1초에 139.8장의 1080HD ($1,920{\times}1,088$) 영상을 처리할 수 있고 H.264 5.1 레벨까지 지원 가능하다.

• 한국전자파학회논문지
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• 제28권2호
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• pp.85-96
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• 2017

본 논문에서는 6-포트 회로망을 이용한 잡음파라미터 측정방법의 측정 주파수 대역을 확장하기 위한 2~18 GHz 광대역 6-포트 회로망을 설계 및 제작하였다. 광대역 6-포트 회로망을 설계하기 위해서 광대역 특성을 가지는 윌킨슨 전력분배기와 방향성 결합기를 설계하였다. 윌킨슨 전력분배기는 3단 구조로 설계하여 광대역 특성을 구현하였다. 방향성 결합기는 3단 구조 및 다층기판을 활용한 slot-coupled 구조로 설계하여 광대역 특성을 구현하였다. 설계된 광대역 전력분배기와 결합기를 이용하여 광대역 6-포트 회로망을 설계 및 제작하였다. 2~18 GHz 대역에서 제작된 6-포트 회로망의 측정결과는 잡음 파라미터 측정방법에 적용 가능한 특성을 보였다.

• 한국콘텐츠학회논문지
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• 제7권2호
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• pp.92-99
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• 2007

본 논문은 기존의 블록 암호 프로세서를 128-bit 구조에서 32-bit구조로 소형화시킨 저 전력 구조를 제안하였다. 본 논문의 목적은 암호 이론 연구가 아닌 실용화 연구로서 실용화 결과를 보이는 것이다. 제안된 구조는 하드웨어 크기를 줄이기 위해 데이터 패스와 확산 함수가 수정되었다. 저전력 암호회로의 예로서 ARIA 알고리즘을 고쳐서 4개의 S-box가 사용되었다. 제안된 32-bit ARIA는 13,893 게이트로 구성되어있으며 기존 128-bit 구조보다 68.25% 더 작다. 설계된 회로는 매그너칩스의 0.35um CMOS 공정을 기반으로 표준 셀 라이브러리를 이용하여 합성되었다. 트랜지스터 레벨에서 전력 시뮬레이션 결과 이 회로의 전력 소모는71MHz에서 기존의 128-bit ARIA구조의 9.7%인 61.46mW으로 나타났다. 이 저전력 블록 암호 회로는 전원이 없는 무선 센서 네트워크 또는 RFID 정보보호에 핵심요소가 될 것이다.

• 한국철도학회논문집
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• 제19권3호
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• pp.297-303
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• 2016

본 논문은 철도차량에 사용되는 보조전원장치(APS)의 고효율화 및 경량화를 위한 방안으로 새로운 철도차량용 보조전원장치의 회로 구조를 제안한다. 제안하는 회로 구조는 기존의 보조전원장치 전력변환 흐름에서 중복 수행되고 있는 전력변환 단계를 단순화 하여, 스위치 소자의 부담을 경감하고 수동소자의 크기를 줄여 전력밀도를 높이는 것을 목적으로 하고 있다. 본 연구에서 제안하는 회로 구조는 기존 철도차량용 보조전원장치에 널리 이용되는 멀티레벨 컨버터를 기본 회로로 하고 있으며, 기존 회로의 1차 측 구조에 커패시터 소자를 추가하여 전력변환 스위치의 소프트스위칭 조건을 용이하게 하는 효과를 얻음과 동시에 추가되는 커패시터를 별도의 저전압 전원소스로 활용하고자 한다. 판토그래프 단에 위치하는 새로운 전원소스를 활용하여 철도차량에 탑재되는 배터리 충전용 컨버터의 에너지를 직접 공급받음으로써, 기존 주 전력변환 컨버터 용량 및 사이즈가 절감되는 효과를 얻을 수 있을 뿐만 아니라 전력변환 단계의 축소로 에너지 변환 효율도 향상되는 효과를 얻을 수 있다. 본 연구에서는 도시철도차량에서 사용되는 보조전원장치의 스펙을 적용하여 제안하는 회로를 디자인하고 타당성을 검증하였다.

• 대한전자공학회논문지SD
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• 제38권1호
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• pp.13-22
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• 2001

본 논문에서는 RF 회로의 3차원 적층 구조를 설계하고 RF 회로의 특성개선 효과를 살펴보았다. 3차원적 RF 회로를 구현하기 위하여 분할 설계 기준을 제안하였으며 이에 따라 RF 회로를 기능별, 동작 주파수별로 분할하여 구현하였다. 분할된 하위 모듈을 3차원으로 적층 연결할 수 있도록 PAA 입출력 단자구조를 이용하여 3차원 형태의 ITS RF 시스템을 제작하였다. 이에 따라 아날로그 신호와 디지털 신호, DC 전원이 혼재되어 있는 ITS(지능형 교통관제 시스템) 224MHz RF 모듈을 구성되는 회로를 특성 임피던스 정합과 시스템의 동작 안정도를 고려하여, 기능별로는 송신부, 수신부, PLL(Phase Locked Loop)부, 전원부로 분할하였고 주파수별로는 224MHz, 21.4MHz, 및 450kHz~DC의 주파수 대역으로 분할하여 설계하였다. RF 회로 모듈을 구현하는 과정에서 224MHz 대역에서 동작하는 송신부와 수신부 증폭회로는 설계치와 일치하는 18.9㏈, 23.9㏈의 이득, PLL부와 전원부는 위상 고정, 정전원 입력의 동작특성을 최대화시킬 수 있었다. 3차원 구조의 RF 모듈은 2차원의 평면구조의 단일 기판 구성방법과 비교하여 부피 및 배선길이에서 각각 76.9％, 28.4％를 감소시킨 $48cm^3$, 1.8cm를 나타내었고, 열적 성분인 최고 동작 온도특성은 37% 감소한 $41.8^{\circ}C$를 나타났다. PAA형 3차원 적층 구조는 고속 고밀도 저전력의 특성을 가지며, 저비용으로 구현할 수 있으며 RF 주파수 영역에서 각 모듈을 기능별, 주파수별로 모듈화해 제품의 기능을 가변적으로 변화시켜줄 수 있음을 알 수 있었고, RAA 형태의 입출력 단자로 연결함으로써 단일 양면 기판으로 구현되던 2차원적 RF 회로 모듈의 부피와 전기적 동작 특성과 열적 특성을 개선시킬 수 있었다.