• 한국음향학회지
• /
• 제18권1호
• /
• pp.67-71
• /
• 1999

본 논문에서는 회로의 테스트 시간과 비용을 절감할 수 있는 BIST(Built-In Self Test)기법을 이용하여 메모리 테스트 알고리즘을 칩내에서 수행하는 회로를 설계하였다. 메모리 테스트에 사용되는 MSCAN, Marching, Checkerboard알고리즘을 수행하는 회로를 구현하기 위해 BIST회로에서 요구되는 구조를 파악하고 VHDL을 이용하여 각 블록별로 기술하였다. 그리고 CAD tool을 이용하여 각 블록에 대한 동작을 검증하고 회로합성기로써 각 알고리즘에 대한 BIST 회로를 추출하였다. 추출된 회로는 전체 메모리에 대해 무시할 정도의 오버헤드를 갖는다.

• 전력전자학회:학술대회논문집
• /
• 전력전자학회 2005년도 전력전자학술대회 논문집
• /
• pp.392-394
• /
• 2005

본 논문에서는 저가형 PDP 구동 회로를 위한 새로운 단일 스위치 에너지 회수 회로를 제안한다. 제안한 회로는 기존의 에너지 회수 회로가 주스위치 외에 별도로 4개의 스위치가 더 필요한 데 비해 하나의 스위치만을 사용함으로써, 그 구조가 간단하여 작고 가벼우며 저가로 구현 가능하다. 또한 이 회로는 우수한 에너지 회수 성능을 보이며 패널전압을 충분히 충, 방전시킴으로써 모든 주스위치들이 영전압 스위칭하도록 하고 낮은 EMI 특성을 갖는다. 본 논문에서는 제안한 회로의 동작 원리, 설계 방법 그리고 실험 결과를 제시한다. 제안한회로는 PDP TV의 저가격화에 도움이 되리라 기대된다.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 2011년도 제42회 하계학술대회
• /
• pp.1161-1162
• /
• 2011

본 논문에서는 독립된 DC 입력전원을 요구하는 Cascaded H-bridge 멀티레벨 인버터를 단일 입력전원으로 구동시키기 위한 회로 구조를 제안한다. 변압기 포화를 방지하기 위해 채용되는 리센 권선을 가지는 포워드 컨버터의 구조를 변경한 것으로 리셋 권선에 의해 전원으로 회생되는 에너지가 출력단으로 전달되도록 변경된다. 제안된 회로 구조의 입출력전압과 스위치의 도통비와의 관계를 이론적으로 분석하고 시뮬레이션을 통해 타당성을 검증한다.

• 전력전자학회:학술대회논문집
• /
• 전력전자학회 2011년도 전력전자학술대회
• /
• pp.449-450
• /
• 2011

본 논문에서는 PHEV용 1.6kW/3.3kW 단상 양방향 충전기 회로를 제안한다. 양방향충전기는 이단구조이다. 일차단은 양방향 AC/DC 컨버터로 역률제어가 가능한 PWM 컨버터구조이다. 이차단은 앙방향 절연형 DC/DC 컨버터로 고주파 ZVS 스위칭이 가능한 DAB(Dual Active Bridge) 구조이다. 제안된 전력변환장치의 검증을 위해 시뮬레이션을 하였고 프로토타입을 제작하여 회로 동작의 타당성을 입증하였다.

• 한국정보과학회:학술대회논문집
• /
• 한국정보과학회 2005년도 가을 학술발표논문집 Vol.32 No.2 (1)
• /
• pp.835-837
• /
• 2005

이동기기들이 늘어가고 있는 추세에서 기기들의 구성품인 디지털 회로들의 테스트 시간과 전력소모는 성능에 상당한 영향을 미친다. 테스트 시간을 줄이는 방법은 병렬 코어 테스트 방법으로 줄일 수 있으나, 다양한 코어들이 동시에 테스트 되면 많은 전력 소모를 야기 시킨다. 스캔 구조를 기반으로 한 회로에서 전력 소모는 테스트 데이터의 불필요한 천이에 의해 많이 발tod한다. 그러므로 스캔 체인을 수정함으로 인해 입력 값과 출력 간의 천이를 줄일 수 있다. 제안하는 스캔 체인의 수정은 스캔 셀의 재배치와 특정한 회로의 추가로 이루어진다. 또한 회로의 추가는 그에 적합한 그룹화를 시킴으로써 최소의 수를 결정한다. 천이 주기를 해석하여 효과적인 알고리즘을 세움으로써 최적의 스캔 체인구조와 그룹을 구함으로써 전력 소모를 최소화할 수 있다.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 2015년도 제46회 하계학술대회
• /
• pp.131-132
• /
• 2015

현대 사회의 기술 발달에 따라서 회로의 집적도 대비 이용하는 주파수가 매우 높아지고 있다. 즉, 회로의 이용 주파수가 높아짐에 따라서 파장이 신호를 전달하는 전선만큼 짧아져 기존의 회로이론을 기반으로 하는 집중 정수 회로적 관점으로 해석할 수 없다. 따라서 전송선로 이론에 따라 해석하여야 하지만, 최근 전자기기들은 높은 집적도나 여러 모듈(Module)을 종합해서 만들기 때문에 전기적 특성이 일정한 전송선로의 이론을 적용하기가 힘들며, 따라서 이는 불연속을 고려한 전송선로의 분석이 이루어져야 함을 시사한다. 이에 본 논문에서는 전송선로에서 불연속 구간이 존재할 경우 기존의 전송선로 이론을 적용한 전기파라미터 변환에 미치는 영향을 알아보기 위해서 불연속 구간이 존재하는 마이크로 스트립 구조를 설계해 VNA(Vector Network Analyzer)를 이용해서 산란계수(S-Parameter)를 측정 및 분석하였다.

• 전력전자학회:학술대회논문집
• /
• 전력전자학회 2007년도 하계학술대회 논문집
• /
• pp.296-298
• /
• 2007

신재생에너지원의 하나인 연료전지 시스템이나 배터리 백업용 전력변환 회로는 많은 응용분야에서 고승압 직류변환장치의 구조로 낮은 입력전압을 높은 출력전압으로 승압한다. 이를 위한 고승압회로의 여러 가지 방식중에서 다단으로 직렬 접속된 구조의 직류변환장치는 복잡하고 비용이 큰 단점이 있다. 또한 높은 출력전압을 얻을 수 있는 플라이백 직류전원장치는 누설성분에 의해 손실이 크므로 효율이 낮고 소자의 스트레스가 큰 단점이 있다. 본 논문에서는 배압회로와 결합 인덕터를 이용한 고승압 전원장치를 제안한다. 제안하는 회로는 24V입력에서 300V로 승압한다. 결합 인덕터의 이차 전압은 배압회로에 의해 정류되고 인덕터의 일차측 승압전압과 병렬로 연결되어 출력전압을 만든다. 높은 승압전압이 낮은 듀티사이클로도 얻어지는 제안 회로는 이론적인 해석과 100W 실험장치를 통해 시험하며 그 타당성을 검증한다.

• 전기전자학회논문지
• /
• 제24권4호
• /
• pp.1162-1166
• /
• 2020

본 논문에서는 피드백 감지 회로 구조로 인하여 향상된 load regulation 특성을 개선시킨 LDO를 제안하였다. LDO 레귤레이터 내부 오차증폭기의 출력단과 패스 트랜지스터의 입력단 사이에 제안된 feedback 감지 회로를 추가하여 출력에 들어오는 델타 값의 regulation을 개선시켜 기존의 LDO 레귤레이터보다 개선된 load Regulation 특성의 전압 값을 갖는다. 제안된 회로는 Cadence의 Spectre, Virtuoso 시뮬레이션을 이용하여 삼성 0.13um 공정에서 특성을 시뮬레이션 하였다.

• 한국전자파학회논문지
• /
• 제13권9호
• /
• pp.882-888
• /
• 2002

본 논문에서는 공정변화와 온도변화에 의한 MMIC의 성능저하를 보상할 수 있는 바이어스 안정화 회로를 제안하였다. 제안된 바이어스 안정화 회로는 기존의 정전류원을 사용하는 바이어스 회로와의 비교를 통하여 그 효과를 검증하였다. 두 구조를 동일한 조건으로 비교하기 위해 하나의 레이아웃에 두 구조를 채택한 증폭기를 동시에 설계 및 제작을 하였다. 공정오차는 세가지 경우 NOM, MIM, MAX로 구분하고 각각에 대해 고주파 특성을 측정하였다. 측정 결과로 정전류원을 가지는 바이어스회로를 채택한 증폭기 의 1.8 GHz에서의 이득변화는 6.4 dB, Ids 변화 7 mA이지만 제안된 바이어스회로를 채택한 증폭기는 이득변화는 2.1 dB, Ids 변화 3 mA로 우수한 특성을 보임을 확인하였다. 따라서, 제안된 바이어스 회로를 적용한 MMIC는 공정상의 변화와 온도 등에 의한 동작점의 변화를 보상하여 고주파특성의 감쇠를 보상할 수 있고 궁극적으로 회로의 수율을 개선할 수 있다. 제작된 회로의 전체크기는 1.2 mm $\times$ 1.4 mm이다.

• 한국정보과학회:학술대회논문집
• /
• 한국정보과학회 2003년도 봄 학술발표논문집 Vol.30 No.1 (C)
• /
• pp.442-444
• /
• 2003

본 논문에서는 IEEE 802.113 무선 LAN 용 CODEC 회로를 설계하고, VHDL 코딩 과 FPGA에 의한 회로설계 검증에 관해 기술한다. IEEE 802.11a WLAN CODEC의 구조는 크게 데이터 보호를 위한 스크램블러/디스크램블러, 채널 에러에 대한 정보보호를 위한 Convolutional 부호기와 Viterbi 복호기로 구성된 채널 코덱, 그리고 연집에러를 랜덤 에러로 변화시키는 인터리버/디인터 리버로 구성된다. 본 논문에서는, 이와 같은 CODEC의 각 부분을 하드웨어로 구현하기 위한 새로운 회로구성을 제안하고, 그 성능을 VHDL 코딩에 의한 시뮬레이션과 FPGA에 의한 하드웨어 검증 결과를 제시한다.