• 정보보호학회지
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• 제32권1호
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• pp.57-63
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• 2022

공개키 암호에 치명적인 위협이 될 것으로 예상하는 양자 컴퓨터가 빠르게 발전하면서, 암호학계에서는 공개키 암호를 대체하기 위한 양자 내성 암호 개발이 주요 화두로 떠올랐다. 이와 더불어 양자 컴퓨팅 환경에서의 대칭키 암호 및 구조의 안전성에 관해서도 많은 연구가 제안됐다. 하지만, 해시함수에 대한 분석은 2020년 Hosoyamada와 Sasaki가 양자 컴퓨팅 환경에서 해시함수의 충돌쌍 공격을 제안하면서 비로소 연구자들의 관심을 받기 시작했다. 그들의 연구는 양자 컴퓨터를 이용할 수 있는 공격자가 고전 컴퓨터만을 이용할 수 있는 공격자보다 해시함수의 더 많은 라운드를 공격할 수 있음을 보여준다. 또한, 양자 컴퓨팅 환경에서 해시함수의 충돌쌍을 찾는 문제는 해시함수 자체의 안전성에도 영향이 있지만, 양자 내성 암호의 안전성에도 영향을 준다는 점에서 매우 중요하다. 본 논문에서는 해시함수 충돌쌍 공격이 수행되는 양자 환경과 기 제안된 양자 충돌쌍 공격을 제시한다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2017년도 춘계학술발표대회
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• pp.459-460
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• 2017

해시 함수는 데이터의 위변조를 확인하기 위해 사용하는 일방향 함수로, 현재 많은 기술 및 논문에서 해시 함수를 사용하고 있다. 대표적인 해시 함수에는 MD와 SHA가 있으며 다양한 버전을 가지고 있다. 본 논문에서는 해시 알고리즘들의 안전성과 관련된 동향과 취약점을 파악하고 향후 방향성을 알아보고자 한다.

• 스마트미디어저널
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• 제12권2호
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• pp.83-90
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• 2023

양자 컴퓨터의 등장은 기존 해시함수 보안에 위협이 되고 있다. 본 논문에서 우리는 국내/국제 해시함수인 LSH, SHA2, SHA3, SM3에 대한 양자회로 구현 결과를 확인하고 비교 분석을 진행하였다. 양자 컴퓨터에서 기존 해시함수를 동작하기 위해서는 양자 회로로 구현되어야 하며 필요한 양자 자원 추정을 통해 양자 보안 강도를 확인할 수 있다. 우리는 각 논문에서 제안한 양자회로 구현 방법 및 양자 자원 추정 결과를 여러 방면에서 비교하고 이를 통해 향후 양자 컴퓨터 보안을 충족하기 위한 방안을 논의하였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2015년도 추계학술발표대회
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• pp.701-704
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• 2015

해시함수는 사회 전반에 걸쳐 무결성 및 인증을 제공하기 위하여서 사용하는 함수로써 암호학적으로 중요한 함수이다. 본 논문에서는 2014년 국가보안기술 연구소에서 개발한 해시함수 LSH를 하드웨어적인 구현이 아닌 소프트웨어적인 구현을 수행하였고 또한 Intel CPU 상에서 동작하는 SIMD 기법인 SSE를 이용하여 LSH 알고리즘의 최적화 구현을 수행한다. 고속해시함수 LSH 알고리즘에서 사용하는 주 연산은 ARX(Addition Rotation, Xor)연산으로 SIMD를 적용하기에 용이한 구조로 되어 있다. 본 논문에서는 기존 32 비트 단위의 연산을 수행하는 LSH 알고리즘을 SIMD를 이용하여 128비트 단위의 연산을 수행 하도록 개발하였다. 그 결과 Intel Xeon CPU에서 SIMED를 적용한 결과 적용하지 않은 LSH 알고리즘보다 최대 2.79배의 성능의 향상을 확인 할 수 있다.

• 한국산학기술학회논문지
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• 제10권8호
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• pp.1977-1985
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• 2009

e-Seal은 RFID기술을 사용하여 원격에서 자동으로 봉인상태를 확인할 수 있는 컨테이너 봉인 장치를 말한다. RFID의 특징상 반도체 칩에 기록된 정보를 제 삼자가 쉽게 판독 및 변조할 수 있다는 취약점을 가지고 있다. 이러한 RFID 취약점을 해결한 e-Seal 인증 프로토콜을 적용하기 위해서는 e-Seal과 리더간의 데이터를 암/복호화를 위한 PRF를 이용한다. 기존의 PRF에 사용되는 해시함수는 일방향 해시함수로써 e-Seal에 사용되기는 부적합하며 강력한 해시함수가 요구된다. 해시 함수는 데이터 무결성 및 메시지 인증, 암호화 등에서 사용할 수 있는 함수로써 정보보호의 여러 메커니즘에서 이용되는 핵심요소기술이다. 따라서 본 논문에서는 e-seal 인증 프로토콜을 위한 다항식을 기반으로 하는 강력한 해시함수를 제안한다.

• 한국정보처리학회논문지
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• 제5권9호
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• pp.2256-2270
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• 1998

대량의 정보를 빠르게 검색하기 위해 성능좋은 인덱스를 개발하는 것은 매우 중요하다. 본 연구에서는 5ㆍm개의 키들을 m개의 버켓에 충돌없게 해시하는 최소 완전 해시함수를 다시 고려하게 되었다. 대량의 정보를 대상으로 최적의 인덱스를 성공적으로 구축하기 위해 Heath가 개발한 MOS 알고리즘을 개선하고, 이를 토대로 최소 완전 해시함수들을 생성하는 시스템을 개발하였다. 이를 실험하기 위해 대량의 데이터들에 적용한 결과 Heath의 알고리즘보다 효율적으로 각각의 최소 완전 해시함수를 계산하였다. 본 연구에서 개발한 시스템은 자주 변하지 않는 대량의 정보나 탐색 속도가 매우 느린 저장 매체에 저장할 데이터를 대상으로 인덱스를 구축하는 데 이용할 수 있다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 춘계학술대회
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• pp.194-196
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• 2017

본 설계에서는 임의의 길이의 메시지를 256-비트의 해시 코드로 압축하는 해시 알고리듬인 SHA-256(Secure Hash Algorithm-256) 해시함수를 경량화 구현 설계 하였다. 미국 표준 기술연구소 NIST에서 발표한 표준문서 FIPS 180-4에 정의16된 32-비트의 데이터 패스를 16-비트로 설계하여 경량화 구현하였다. Verilog HDL로 설계된 SHA-256 해시함수는 Xilinx ISim를 사용하여 시뮬레이션 검증을 하였다. CMOS 표준 셀 라이브러리로 합성한 결과 100MHz 동작주파수에서 18,192 GE로 구현되었으며, 192MHz의 최대 동작주파수를 갖는다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2023년도 춘계학술발표대회
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• pp.239-241
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• 2023

본 논문은 통신 시스템에 주로 사용되는 디지털 전자 서명 알고리즘 중 양자 내성 암호인 SPHINCS+ 알고리즘에 대한 효과적인 하드웨어 설계 방안에 대한 연구이다. SPHINCS+ 알고리즘은 해시 함수 기반 알고리즘으로, 많은 횟수의 해시 함수가 반복해서 사용된다. 해시 함수를 가속 연산해도, 그 횟수가 크기 때문에 SPHINCS+ 알고리즘은 다른 전자 서명 알고리즘보다 하드웨어 설계 후 큰 latency 를 가지는 특징이 있다. 이를 극복하기 위해 SPHINCS+ 알고리즘에서 사용되는 해시 함수들을 면밀하게 분석한다. 그 결과 같은 해시 함수에 대해서도 입출력 데이터 크기가 다양하게 변화하고, 서로 다른 데이터 플로우를 가지는 그 세부 차이점들을 파악하여, 이를 접목한 하드웨어 설계에 대해 논의한다.

• 정보보호학회논문지
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• 제31권3호
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• pp.323-330
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• 2021

최근에는 양자 컴퓨터의 빠른 연산의 장점이 알려지면서 큐비트를 활용한 양자회로에 대한 관심이 높아지고 있다. 그루버 알고리즘은 n-bit의 보안 레벨의 대칭키 암호와 해시 함수를 n/2-bit 보안 레벨까지 낮출 수 있는 양자 알고리즘이다. 그루버 알고리즘은 양자 컴퓨터상에서 동작하기 때문에 적용 대상이 되는 대칭키 암호와 해시함수는 양자 회로로 구현되어야 한다. 이러한 연구 동기로, 최근 들어 대칭키 암호 또는 해시 함수를 양자 회로로 구현하는 연구들이 활발히 수행되고 있다. 하지만 현재는 큐비트의 수가 제한적인 상황으로 최소한의 큐비트 개수로 구현하는 것에 관심을 가지고 효율적인 구현을 목표로 하고 있다. 본 논문에서는 국산 해시함수 LSH 구현에 큐빗 재활용, 사전 연산을 통해 사용 큐빗 수를 줄였다. 또한, Mix, Final 함수와 같은 핵심 연산들을 IBM에서 제공하는 양자 프로그래밍 툴인 ProjectQ를 사용하여 양자회로로 효율적으로 구현하였고 이에 필요한 양자 자원들을 평가하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 추계학술대회
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• pp.250-252
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• 2017

블록암호 국제표준 AES(Advanced Encryption Standard), 국내표준 ARIA(Academy, Research Institute, Agency) 및 국제표준 해시함수 Whirlpool을 통합 하드웨어로 구현하였다. ARIA 블록암호와 Whirlpool 해시함수는 AES와 유사한 구조를 가지며, 본 논문에서는 저면적 구현을 위해서 하드웨어 자원을 공유하여 설계하였다. Verilog-HDL로 설계된 ARIA-AES-Whirlpool 통합 보안 프로세서를 Virtex5 FPGA로 구현하여 정상 동작함을 확인하였고, $0.18{\mu}m$ 공정의 CMOS 셀 라이브러리로 합성한 결과 20 MHz의 동작 주파수에서 71,872 GE로 구현되었다.