최근 TCP/IP 프로토콜을 네트워크 어댑터 상에서 처리함으로써 호스트 CPU의 부하를 줄이는 TOE (TCP/IP Offload Engine)에 대한 연구가 활발히 진행되고 있다. TOE의 구현 방안으로는 임베디드 프로세서를 사용하여 TCP/IP를 처리하는 소프트웨어적인 구현 방법과 TCP/IP의 모든 기능을 하드웨어로 구현하는 방법이 제안되어 왔다. 본 논문에서는 하드웨어적인 접근 방법과 소프트웨어적인 접근 방법을 결합한 Hybrid TOE 구조를 제안한다. Hybrid TOE는 많은 작업 부하로 인하여 임베디드 프로세서 상에서 성능을 확보하기 어려운 기능들은 하드웨어로 구현하고, 연결 설정과 같이 통신의 성능에 영향을 크게 끼치지 않는 기능들은 임베디드 프로세서 상에서 소프트웨어로 처리한다. 이 방법은TCP/IP의 모든 기능을 하드웨어로 구현하는 방법에 근접하는 성능을 제공할 수 있으며, 새로운 기능을 추가하거나 TCP/IP를 기반으로 하는 상위 계층 프로토콜까지 오프로딩하는 것이 가능하므로 구조의 유연성 측면에서 장점을 가진다. 본 논문에서는 Hybrid TOE의 프로토타입을 개발하기 위해 FPGA와 ARM 프로세서를 탑재한 프로토타입 보드를 개발하였고, 하드웨어 모듈과 소프트웨어 모듈을 각각 FPGA와 ARM 프로세서 상에 구현하였다. 또한 하드웨어 모듈과 소프트웨어 모듈의 연동 메커니즘을 개발하였다. 실험을 통해 Hybrid TOE 프로토타입이 호스트 CPU 상에 발생하는 부하를 줄여줌을 입증하고, 하드웨어/소프트웨어 연동 구조의 효과를 분석하였다. 그리고, Hybrid TOE의 완성을 위해 필요한 요소들을 분석하였다.
최근 Gbps 이상의 고속 네트워크 상에서 호스트 CPU에 많은 오버헤드를 발생시키는 TCP/IP의 문제점을 해결하기 위해 네트워크 어댑터 상에서 TCP/IP를 처리함으로써 호스트 CPU의 작업부하를 줄이는 TCP/IP Offload Engine(TOE) 기술이 연구되고 있다. TOE의 구현 방법에는 범용 임베디드 프로세서에서 소프트웨어로 TCP/IP를 처리하는 방법과 전용 ASIC에서 하드웨어로 TCP/IP를 처리하는 방법이 사용되어 왔으나 소프트웨어 구현은 통신의 성능이 떨어지고 하드웨어 구현은 유연성과 확장성이 떨어지는 문제점들을 가지고 있다. 본 논문에서는 하드웨어적인 접근 방법과 소프트웨어적인 접근 방법을 결합한 하이브리드 TOE 구조를 제안한다. 하이브리드 TOE는 데이타 패킷의 생성과 처리와 같이 통신의 성능에 큰 영향을 끼치는 기능들을 하드웨어로 구현함으로써 하드웨어 기반 TOE 구현에 버금가는 성능을 제공하고, 연결 설정과 같이 통신의 성능에 영향을 크게 끼치지 않는 기능들은 임베디드 프로세서 상에서 소프트웨어로 처리한다. 본 논문에서는 데이타 송수신의 성능을 높이기 위해 데이타 패킷의 생성 및 처리등을 지원하는 하드웨어 송수신 가속기를 설계 및 구현하였다. 실험 결과 송수신 가속기를 사용한 하이브리드 TOE는 약 $19{\mu}s$의 최소 지연시간을 보였다. 그리고 6% 이하의 CPU 점유율에서 약 675 Mbps에 달하는 대역폭을 보였다.
TOE(TCP/IP Offload Engine)은 호스트 CPU가 아닌 네트워크 어댑터 상에서 TCP/IP 프로토콜을 처리하여 호스트 CPU의 부하를 줄이는 기술이다. TOE의 구현 방안으로는 임베디드 프로세서를 사용하여 TCP/IP를 처리하는 소프트웨어적인 구현 방법과 TCP/IP의 모든 기능을 하드웨어로 구현하는 접근 방법이 제안되어왔다. 본 논문에서는 하드웨어적인 접근 방법과 소프트웨어적인 접근 방법을 결합한 Hybrid TOE 구조를 개발하기 위해 FPGA와 ARM 프로세서에 기반한 프로토타입을 개발하였다. Hybrid TOE는 많은 작업 부하로 인하여 임베디드 프로세서 상에서 성능을 확보하기 어려운 기능들은 하드웨어로 구현하고, 연결 설정과 같이 통신의 성능에 큰 영향을 끼치지 않는 기능들은 임베디드 프로세서 상에서 소프트웨어로 처리한다. 또한 본 논문에서는 실험을 통해 Hybrid TOE 프로토타입이 호스트 CPU 상에 발생하는 부하를 줄임을 입증하고, 하드웨어 구현을 통해 통신의 성능을 향상시킬 수 있음을 보였다.
내장형 시스템 및 RTOS에 대한 관심이 늘어나면서 낮은 성능의 하드웨어상에서의 네트워킹 기능이 중요한 이슈로 떠오르고 있다. 그러나 기존의 BSD기반의 TCP/IP는 많은 메모리를 필요로 하고 실제로 RTOS에서 자주 사용되지 않는 기능들도 많이 있기 때문에 기존의 TCP/IP 프로토콜 스택의 수정이 불가피하다. 본 논문에서는 낮은 성능의 하드웨어에 적합하게 TCP/IP프로토콜 스택을 경량화하고 메모리 사용에 대한 오버헤드를 줄일 수 있는 프로토콜 스택을 구현하고자 한다.
TCP/IP 를 포함하는 데이터 네트워킹 프로토콜을 구현함에 있어, 기존에는 소프트웨어 방식으로 구현되었던 모듈들을 하드웨어로 구현하는 프로젝트를 수행하면서, CPU 와 하드웨어 모듈과의 통신을 중계하는 모듈을 구현하였다. 본 논문에서는 TCP/IP 하드웨어와 CPU 와의 통신을 위한 Host Interface 의 기능에 대해 다루고 구현 방식을 Control flow와 Data flow의 입장에서 설명하였다. 우선, Host Interface 의 기능을 설명하고 Host Interface 의 입출력 신호를 정의하였다. Host Interface에서 이루어지는 CPU와 하드웨어 모듈간의 통신을 제어정보 흐름과 데이터정보 흐름으로 나누고 제어흐름을 위해서는 Command/Status Register 를 두었고, 데이터 흐름을 위해서는 CPU와 데이터 RAM 사이에 FIFO 를 두어 데이터의 흐름이 신속히 이루어지도록 하였다. 끝으로 Host Interface 와 주변 모듈들간의 통신에 대한 Testcases에 대해서도 다루었다.
우리 주변에서 인터넷에 접근할 수 있는 기반시설이 풍부하게 제공 되어 최근 출시되는 많은 가전제품과 전기전자 제품들은 인터넷에 접속하여 웹브라우저나 휴대폰을 이용하여 원격으로 감시하고 제어할 수 있다. 그러나 기존의 제품들은 대부분 인터넷 인터페이스가 없기 때문에 네트워크에 접속할 수 없어 불편함이 많았다. 따라서 본문에서는 주변의 가전제품 및 전기용품들을 스마트폰으로 감시하고 제어할 수 있는 인터넷 전원 콘센트를 위한 안드로이드 기반 스마트폰 애플리케이션을 설계하고 구현하였다. 본 논문에서 사용한 인터넷 전원콘센트 제어기는 위즈넷사에서 개발한 하드웨어 TCP/IP 프로세서인 W5300을 사용하여 AVR 마이크로프로세서로 운영 가능한 인터넷 인터페이스를 설계하고 구현한다. 하드웨어 TCP/IP 프로세서를 사용하여 이더넷 인터페이스를 구현하면 소형의 8비트 마이크로프로세서로 완전한 TCP/IP 스택의 구현이 가능하여 개발제품의 가격 경쟁력과 소형화에 기여할 수 있다.
우리 주변에서 인터넷에 접근할 수 있는 기반시설이 풍부하게 제공 되어 최근 출시되는 많은 가전제품과 전기전자 제품들은 인터넷에 접속하여 웹브라우저나 휴대폰을 이용하여 원격으로 감시하고 제어할 수 있다. 그러나 기존의 제품들은 대부분 인터넷 인터페이스가 없기 때문에 네트워크에 접속할 수 없어 불편함이 많았다. 따라서 본문에서는 주변의 가전제품 및 전기용품들을 인터넷 환경에서 감시하고 제어할 수 있는 인터넷 전원 콘센트를 위한 임베디드 WEB 제어환경을 설계하고 구현하였다. 본 논문에서 사용한 인터넷 전원 콘센트 제어기는 위즈넷사에서 개발한 하드웨어 TCP/IP 프로세서인 W5300을 사용하여 AVR 마이크로프로세서로 운영 가능한 인터넷 인터페이스를 설계하고 임베디드 WEB 서버를 구현하였다. 하드웨어 TCP/IP 프로세서를 사용하여 이더넷 인터페이스를 구현함으로서 소형의 8비트 마이크로프로세서로 완전한 TCP/IP 스택의 구현이 가능하여 개발제품의 가격 경쟁력과 소형화에 기여할 수 있다.
VIA 는 클러스터 또는 시스템 영역 네트워크를 위한 표준화된 사용자수준 통신 아키텍쳐이고, GNBD 는 LINUX 클러스터에서 IP 네트워크 설비를 기반으로 GFS 공유 파일 시스템을 설치할 때 사용하는 네트워크 블록 디바이스이다. GNBD 는 TCP/IP 상의 소켓을 기반으로 구현되어 있기 때문에, VIA 를 사용하는 클러스터이더라도 VIA 하드웨어 상에서 TCP/IP 소켓을 통하여 GNBD 를 작동시킨다. VIA 와 같이 물리적 연결이 신뢰성이 높고 높은 수준의 기능을 제공하는 경우는 같은 클러스터 안에서 TCP/IP 프로토콜 스택을 사용할 필요가 없다. 그래서 우리는 VIA 를 이용하지만 TCP/IP를 사용하지 않는 GNBD/VIA를 구현하였고, 동일한 VIA 하드웨어를 사용하면서 TCP/IP 모듈을 이용하는 GNBD 보다 파일시스템의 읽기(쓰기) 성능이 약 20%(30%) 향상된다는 것을 확인하였다. 본 논문에서는 VIA상에서 동작하는 GNBD/VIA의 성능 측정값과 그 위에 설치된 파일시스템의 을 보여주고, 그 결과를 상세히 분석하여 GNBD/VIA 상에 설치된 파일 시스템이 발휘할 수 있는 성능의 한계를 제시한다. 제시하는 한계치는 GNBD/VIA 뿐만 아니라 TCP/IP 상의 소켓을 사용하는 GNBD에도 적용할 수 있다.
빠른 데이터 처리를 위하여 기존에는 소프트웨어방식으로 구현되었던 TCP/IP를 고속의 하드웨어로 구현함에 있어, TCP/IP 하드웨어와 외부 블록간의 통신을 중계하는 블록인 Host Interface를 구현하였다. Host Interface는 TCP/IP 하드웨어와 외부 블록의 중간에 위치하여 외부 블록과의 통신을 위해 AMBA AHB 규약을 따른다. Host Interface는 내부의 Command/Status Register를 통하여 CPU와 TCP/IP 하드웨어 간의 명령, 상태, 헤더 정보 등을 전달하는데 이 때에는 AMBA AHB의 Slave로서 동작한다. Data Flow를 위해서 Host Interface는 AMBA AHB의 Master로서 동작하는데, 데이터 흐름의 방향에 따라 Data flow는 데이터를 수신하는 Receive flow와 데이터를 패킷으로 만들어 보내는 Transmit Flow로 나된다. Rx Flow의 경우, UDP 블록이나 TCP Buffer로부터 받은 데이터를 내부의 작은 RxFIFO를 통해 외부 RxRAM에 써서 CPU가 읽어갈 수 있도록 하고, Tx Flow의 경우에는 외부 TxRAM에서 전송할 데이터를 읽어 와서 TxFIFO를 거쳐 UDP Buffer나 TCP Buffer에 씀으로써 패킷을 만들어 보내도록 한다. 외부 RAM의 액세스에는 Command/Status Register에 위치한 Buffer Descriptor의 정보를 이용하게 된다. Host Interface는 이러한Data Flow의 원활한 흐름을 위해서 여러 세부 기능들을 수행하게 된다. Host Interface의 기능을 검증하기 위하여 여러 testcase들이 수행되었으며, 0.18 마이크론 기술을 사용하여 synthesis한 결과, 내부의 Command/Status Register와 FIFO를 모두 포함하여 약 173K 게이트가 소요됨을 보았다.
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[게시일 2004년 10월 1일]
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