• Journal of KIISE:Computer Systems and Theory
• /
• v.33 no.5
• /
• pp.257-266
• /
• 2006

Recently TCP/IP Offload Engine (TOE) technology, which processes TCP/IP on a network adapter instead of the host CPU, has become an important approach to reduce TCP/IP processing overhead in the host CPU. There have been two approaches to implementing TOE: software TOE, in which TCP/IP is processed by an embedded processor on a network adapter; and hardware TOE, in which all TCP/IP functions are implemented by hardware. This paper proposes a hybrid TOE that combines software and hardware functions in the TOE. In the hybrid TOE, functions that cannot have guaranteed performance on an embedded processor because of heavy load are implemented by hardware. Other functions that do not impose as much load are implemented by software on embedded processors. The hybrid TOE guarantees network performance near that of hardware TOE and it has the advantage of flexibility, because it is easy to add new functions or offload upper-level protocols of TCP/IP. In this paper, we developed a prototype board with an FPGA and an ARM processor to implement a hybrid TOE prototype. We implemented the hardware modules on the FPGA and the software modules on the ARM processor. We also developed a coprocessing mechanism between the hardware and software modules. Experimental results proved that the hybrid TOE prototype can greatly reduce the load on a host CPU and we analyzed the effects of the coprocessing mechanism. Finally, we analyzed important features that are required to implement a complete hybrid TOE and we predict its performance.

• Journal of KIISE:Computer Systems and Theory
• /
• v.34 no.9
• /
• pp.459-466
• /
• 2007

TCP/IP processing imposes a heavy load on the host CPU when it is processed by the host CPU on a very high-speed network. Recently the TCP/IP Offload Engine (TOE), which processes TCP/IP on a network adapter instead of the host CPU, has become an attractive solution to reduce the load in the host CPU. There have been two approaches to implement TOE. One is the software TOE in which TCP/IP is processed by an embedded processor and the other is the hardware TOE in which TCP/IP is processed by a dedicated ASIC. The software TOE has poor performance and the hardware TOE is neither flexible nor expandable enough to add new features. In this paper we designed and implemented a hybrid TOE architecture, in which TCP/IP is processed by cooperation of hardware and software, based on an FPGA that has two embedded processor cores. The hybrid TOE can have high performance by processing time-critical operations such as making and processing data packets in hardware. The software based on the embedded Linux performs operations that are not time-critical such as connection establishment, flow control and congestions, thus the hybrid TOE can have enough flexibility and expandability. To improve the performance of the hybrid TOE, we developed a hardware-based transmission/reception accelerator that processes important operations such as creating data packets. In the experiments the hybrid TOE shows the minimum latency of about $19{\mu}s$. The CPU utilization of the hybrid TOE is below 6 % and the maximum bandwidth of the hybrid TOE is about 675 Mbps.

• Proceedings of the Korean Information Science Society Conference
• /
• 2005.11a
• /
• pp.1000-1002
• /
• 2005

TOE(TCP/IP Offload Engine)은 호스트 CPU가 아닌 네트워크 어댑터 상에서 TCP/IP 프로토콜을 처리하여 호스트 CPU의 부하를 줄이는 기술이다. TOE의 구현 방안으로는 임베디드 프로세서를 사용하여 TCP/IP를 처리하는 소프트웨어적인 구현 방법과 TCP/IP의 모든 기능을 하드웨어로 구현하는 접근 방법이 제안되어왔다. 본 논문에서는 하드웨어적인 접근 방법과 소프트웨어적인 접근 방법을 결합한 Hybrid TOE 구조를 개발하기 위해 FPGA와 ARM 프로세서에 기반한 프로토타입을 개발하였다. Hybrid TOE는 많은 작업 부하로 인하여 임베디드 프로세서 상에서 성능을 확보하기 어려운 기능들은 하드웨어로 구현하고, 연결 설정과 같이 통신의 성능에 큰 영향을 끼치지 않는 기능들은 임베디드 프로세서 상에서 소프트웨어로 처리한다. 또한 본 논문에서는 실험을 통해 Hybrid TOE 프로토타입이 호스트 CPU 상에 발생하는 부하를 줄임을 입증하고, 하드웨어 구현을 통해 통신의 성능을 향상시킬 수 있음을 보였다.

• Proceedings of the Korean Information Science Society Conference
• /
• 2002.10e
• /
• pp.427-429
• /
• 2002

내장형 시스템 및 RTOS에 대한 관심이 늘어나면서 낮은 성능의 하드웨어상에서의 네트워킹 기능이 중요한 이슈로 떠오르고 있다. 그러나 기존의 BSD기반의 TCP／IP는 많은 메모리를 필요로 하고 실제로 RTOS에서 자주 사용되지 않는 기능들도 많이 있기 때문에 기존의 TCP／IP 프로토콜 스택의 수정이 불가피하다. 본 논문에서는 낮은 성능의 하드웨어에 적합하게 TCP/IP프로토콜 스택을 경량화하고 메모리 사용에 대한 오버헤드를 줄일 수 있는 프로토콜 스택을 구현하고자 한다.

• Proceedings of the IEEK Conference
• /
• 2003.07b
• /
• pp.855-858
• /
• 2003

TCP/IP 를 포함하는 데이터 네트워킹 프로토콜을 구현함에 있어, 기존에는 소프트웨어 방식으로 구현되었던 모듈들을 하드웨어로 구현하는 프로젝트를 수행하면서, CPU 와 하드웨어 모듈과의 통신을 중계하는 모듈을 구현하였다. 본 논문에서는 TCP/IP 하드웨어와 CPU 와의 통신을 위한 Host Interface 의 기능에 대해 다루고 구현 방식을 Control flow와 Data flow의 입장에서 설명하였다. 우선, Host Interface 의 기능을 설명하고 Host Interface 의 입출력 신호를 정의하였다. Host Interface에서 이루어지는 CPU와 하드웨어 모듈간의 통신을 제어정보 흐름과 데이터정보 흐름으로 나누고 제어흐름을 위해서는 Command/Status Register 를 두었고, 데이터 흐름을 위해서는 CPU와 데이터 RAM 사이에 FIFO 를 두어 데이터의 흐름이 신속히 이루어지도록 하였다. 끝으로 Host Interface 와 주변 모듈들간의 통신에 대한 Testcases에 대해서도 다루었다.

• Proceedings of the Korean Society of Computer Information Conference
• /
• 2012.01a
• /
• pp.237-238
• /
• 2012

우리 주변에서 인터넷에 접근할 수 있는 기반시설이 풍부하게 제공 되어 최근 출시되는 많은 가전제품과 전기전자 제품들은 인터넷에 접속하여 웹브라우저나 휴대폰을 이용하여 원격으로 감시하고 제어할 수 있다. 그러나 기존의 제품들은 대부분 인터넷 인터페이스가 없기 때문에 네트워크에 접속할 수 없어 불편함이 많았다. 따라서 본문에서는 주변의 가전제품 및 전기용품들을 스마트폰으로 감시하고 제어할 수 있는 인터넷 전원 콘센트를 위한 안드로이드 기반 스마트폰 애플리케이션을 설계하고 구현하였다. 본 논문에서 사용한 인터넷 전원콘센트 제어기는 위즈넷사에서 개발한 하드웨어 TCP/IP 프로세서인 W5300을 사용하여 AVR 마이크로프로세서로 운영 가능한 인터넷 인터페이스를 설계하고 구현한다. 하드웨어 TCP/IP 프로세서를 사용하여 이더넷 인터페이스를 구현하면 소형의 8비트 마이크로프로세서로 완전한 TCP/IP 스택의 구현이 가능하여 개발제품의 가격 경쟁력과 소형화에 기여할 수 있다.

• Proceedings of the Korean Society of Computer Information Conference
• /
• 2012.07a
• /
• pp.413-414
• /
• 2012

우리 주변에서 인터넷에 접근할 수 있는 기반시설이 풍부하게 제공 되어 최근 출시되는 많은 가전제품과 전기전자 제품들은 인터넷에 접속하여 웹브라우저나 휴대폰을 이용하여 원격으로 감시하고 제어할 수 있다. 그러나 기존의 제품들은 대부분 인터넷 인터페이스가 없기 때문에 네트워크에 접속할 수 없어 불편함이 많았다. 따라서 본문에서는 주변의 가전제품 및 전기용품들을 인터넷 환경에서 감시하고 제어할 수 있는 인터넷 전원 콘센트를 위한 임베디드 WEB 제어환경을 설계하고 구현하였다. 본 논문에서 사용한 인터넷 전원 콘센트 제어기는 위즈넷사에서 개발한 하드웨어 TCP/IP 프로세서인 W5300을 사용하여 AVR 마이크로프로세서로 운영 가능한 인터넷 인터페이스를 설계하고 임베디드 WEB 서버를 구현하였다. 하드웨어 TCP/IP 프로세서를 사용하여 이더넷 인터페이스를 구현함으로서 소형의 8비트 마이크로프로세서로 완전한 TCP/IP 스택의 구현이 가능하여 개발제품의 가격 경쟁력과 소형화에 기여할 수 있다.

• Proceedings of the Korea Information Processing Society Conference
• /
• 2002.11a
• /
• pp.509-512
• /
• 2002

VIA 는 클러스터 또는 시스템 영역 네트워크를 위한 표준화된 사용자수준 통신 아키텍쳐이고, GNBD 는 LINUX 클러스터에서 IP 네트워크 설비를 기반으로 GFS 공유 파일 시스템을 설치할 때 사용하는 네트워크 블록 디바이스이다. GNBD 는 TCP/IP 상의 소켓을 기반으로 구현되어 있기 때문에, VIA 를 사용하는 클러스터이더라도 VIA 하드웨어 상에서 TCP/IP 소켓을 통하여 GNBD 를 작동시킨다. VIA 와 같이 물리적 연결이 신뢰성이 높고 높은 수준의 기능을 제공하는 경우는 같은 클러스터 안에서 TCP/IP 프로토콜 스택을 사용할 필요가 없다. 그래서 우리는 VIA 를 이용하지만 TCP/IP를 사용하지 않는 GNBD/VIA를 구현하였고, 동일한 VIA 하드웨어를 사용하면서 TCP/IP 모듈을 이용하는 GNBD 보다 파일시스템의 읽기(쓰기) 성능이 약 20%(30%) 향상된다는 것을 확인하였다. 본 논문에서는 VIA상에서 동작하는 GNBD/VIA의 성능 측정값과 그 위에 설치된 파일시스템의 을 보여주고, 그 결과를 상세히 분석하여 GNBD/VIA 상에 설치된 파일 시스템이 발휘할 수 있는 성능의 한계를 제시한다. 제시하는 한계치는 GNBD/VIA 뿐만 아니라 TCP/IP 상의 소켓을 사용하는 GNBD에도 적용할 수 있다.

• The Journal of Korean Institute of Communications and Information Sciences
• /
• v.30 no.2B
• /
• pp.1-10
• /
• 2005

TCP/IP protocols have been implemented in software program running on CPU in end systems. As the increased demand of fast protocol processing, it is required to implement the protocols in hardware, and Host Interface is responsible for communication between external CPU and the hardware blocks of TCP/IP implementation. The Host Interface follows AMBA AHB specification for the communication with external world. For control flow, the Host Interface behaves as a slave of AMBA AHB. Using internal Command/status Registers, the Host Interface receives commands from CPU and transfers hardware status and header information to CPU. On the other hand, the Host Interface behaves as a master for data flow. Data flow has two directions, Receive Flow and Transmit Flow. In Receive Flow, using internal RxFIFO, the Host Interface reads data from UDP FIFO or TCP buffer and transfers data to external RAM for CPU to read. For Transmit Flow, the Host Interface reads data from external RAM and transfers data to UDP buffer or TCP buffer through internal TxFIFO. TCP/IP hardware blocks generate packets using the data and transmit. Buffer Descriptor is one of the Command/Status Registers, and the information stored in Buffer Descriptor is used for external RAM access. Several testcases are designed to verify TCP/IP functions. The Host Interface is synthesized using the 0.18 micron technology, and it results in 173 K gates including the Command/status Registers and internal FIFOs.

• Proceedings of the Korea Society of Information Technology Applications Conference
• /
• 2001.11a
• /
• pp.51-52
• /
• 2001