• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제5권1호
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• pp.1-6
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• 2016

본 논문은 NAND Flash Memory 수명을 향상시키기 위한 동작 algorithm 개선을 제안한다. Flash memory에 대한 read/write/erase 과정에서, 해당 cell의 Vth가 원하는 level대로 위치를 한다면 문제가 없으나, 원하는 위치대비 변동이 되어 있다면 잘못된 data를 읽어내게 된다. 이러한 cell간 interference나 disturbance 현상들은 program이나 erase 동작이 반복(EW cycle)될수록 더 심해지는 특징이 있다. 이는 반복되는 high bias 인가상태에서 벌어지는 FN tunneling 현상으로 인한 tunnel oxide 막질손상(trap site 증가)에 기인한다고 알려져 있다. 본 논문에서는 erase cell 관점에서 stress양 자체를 감소시킴으로써 cell 열화 속도를 느리게 하여, 궁극적으로 발생하는 Vth 변동사항인 disturbance를 줄일 수 있는 erase 동작방법에 대해 논한다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2001년도 봄 학술발표논문집 Vol.28 No.1 (A)
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• pp.364-366
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• 2001

플래쉬 웹서버는 디스크 입출력 오버헤드를 줄이기 위해 웹 문서를 메인 메모리 캐슁하지만 동시에 들어오는 요청들에 대해 처리 순서는 고려하지 않는다. 웹서버에서 클라이어트가 요청하는 문서 정보를 미리 알 수 만 있다면, 동시에 들어오는 요청들의 가치에 따라 수행 순서를 바꿀 수 있다. 본 논문에서는 웹서버의 메인 메모리에 캐쉬 된 문서를 요구하는 요청들을 우선 수행시켜 디스크 입출력 오버해드를 줄이는 스케줄링을 수행함으로써 정적 웹 환경에서의 웹서버의 처리율을 향상시켰다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2007년도 추계종합학술대회
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• pp.309-312
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• 2007

최근 임베디드 시스템에 대한 많은 연구들이 진행 중이다. 임베디드 시스템은 점점 소형화 추세로 가고 있다. DOM(Disk On Module)저장장치는 공간에 제한이 있는 응용프로그램이나 모바일 등의 기기에 사용할 수 있다. 본 논문에서는 DOM(Disk On Module) 메모리를 사용하여, 리눅스 기반의 커널을 탑재하고, DOM 메모리만으로 시스템이 구동될 수 있도록 한다. DOM(Disk On Module) 메모리의 용량 제한으로 인하여 소형 운영체제가 필수적이다. 이를 위해 본 논문은 기존의 리눅스 운영체제를 DOM 환경에 적합하도록 경량화시켜서 설계하였다. 리눅스 운영체제를 경량화한 수, DOM(Disk On Module)에 부트 로더의 한 종류인 LILO를 설치하여 DOM(Disk On Module)메모리상에서 새롭게 설계된 경량 리눅스 운영체제가 일반 리눅스 운영체제처럼 부팅될 수 있게 만들어 준다. 본 논문은 일반 리눅스 PC와 성능을 비교하는 실험을 수행하였다.

• 한국통신학회논문지
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• 제34권12B호
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• pp.1418-1425
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• 2009

본 논문은 플래쉬 메모리 접근시 erase 횟수를 줄이기 위하여 섹터 매핑 기법을 적용한 FTL (Flash Translation Layer) 알고리듬을 제안한다. 블록 매핑 기법을 적용한 기존의 알고리듬에 비하여 제안한 알고리듬은 섹터 단위의 매핑 테이블을 활용하여 데이터를 억세스하는 섹터 매핑 기법을 사용하여 erase 횟수를 줄임으로써 전체적인 메모리 억세스 시간을 줄이고 플래쉬 메모리의 수명을 연장시킬 수 있다. 제안한 알고리듬에서는 write를 위한 빈 공간이 없을 때 erase 횟수가 가장 적은 블록을 victim 블록으로 선택함으로써 wear-leveling을 구현하였다. 제안한 알고리듬을 검증하기 위하여 MP3 재생기, 동영상 재생기, 웹 브라우저, 문서 편집기의 어플리케이션에 대해 실험을 수행하였다. 제안한 알고리듬을 사용하였을 때 기존의 BAST, FAST 알고리듬과 비교하여 72.4%, 61.9%의 erase 횟수가 감소하였다.

• 마이크로전자및패키징학회지
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• 제24권3호
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• pp.47-52
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• 2017

본 연구에서는 멀티 레벨 플래쉬 메모리 셀의 프로그램 포화영역에서 트랩된 전하 손실 효과에 의한 데이터 보유 특성에 대한 연구를 진행하였다. Incremental Step Pulse Programming(ISPP) 방식에 의한 전압 인가 시 셀의 문턱 전압은 선형적으로 증가하다 일정 수준 이상의 전압에 도달하면 더 이상 증가 하지 않는 현상을 문턱 전압 포화 현상이라고 한다. 이는 프로그램 시 플로팅 게이트에 축적된 전하가 Inter-Poly Dielectric(IPD) 층을 통해 컨트롤 게이트로 빠져 나가는 것에 원인이 있다. 본 연구는 열적 스트레스에 의한 문턱 전압의 보유 특성이 선형 영역에서보다 포화 영역에서 심각하게 저하되는 현상의 원인규명에 대한 연구이다. 이를 평가하기 위해 프로그램 후 데이터 보유(data retention) 특성 평가 및 반복 읽기 측정을 진행하였다. 또한 여러 가지 측정 패턴을 이용한 측정 조건 분리 실험을 통해 검증하였다. 그 결과 포화 영역에서의 문턱 전압 저하 특성의 원인은 포화 시 가해진 높은 전압에 의해 플로팅 게이트와 컨트롤 게이트 사이의 인터 폴리 절연막 IPD 층의 질화막에 트랩된 전자의 손실 효과인 것으로 나타났다. IPD 층의 질화막에 전하 트랩 현상이 발생하고 열적 스트레스가 가해진 후 트랩된 전하가 다시 빠져 나오면서 문턱 전압의 저하가 발생하고 이는 소자의 신뢰성에 나쁜 영향을 미친다. 낸드 플래쉬 메모리 셀의 프로그램 포화 영역 문턱 전압을 증가시키기 위해서는 질화막에 트랩된 전하의 손실을 고려하여 플로팅 게이트의 전하저장 능력을 향상시켜야 하며 IPD 막에 대한 주의 깊은 설계가 필요하다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.879-882
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• 1999

The effects of the substrate bias on the performance of programming erasing in p-channel flash memory cell have been investigated. It is found that applying positive substrate bias can improve the programming and erasing speed. This improvements can be explained by Substrate Current Induced Hot Electron Injection. From the results, we can confirm that BTB programming method is better in programming and erasing speed than CHE programming method.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2007년도 가을 학술발표논문집 Vol.34 No.2 (A)
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• pp.245-246
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• 2007

• 한국정밀공학회:학술대회논문집
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• 한국정밀공학회 2004년도 춘계학술대회 논문요약집
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• pp.281-281
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• 2004

본 논문에서는 레이들(ladle)에 실린 용강의 균일한 혼합을 위해 사용되는 저취 시스템의 버블 강도를 예측하기 위해 진동센서를 이용한 안착대를 설계하고 제작하였다 또한 무선 인터넷을 이용해 안착대로부터 진동 데이터를 수신하여 실시간으로 원격지에 위치한 서버에 저장하는 시스템을 구현하였다. 이와 함께 저취 시스템에 사용되는 유량제어밸브를 컨트롤하기 위해 기존에 사용되는 프로토콜 변환기를 변경한 데이터 처리장치를 설계하고 제작하였다. 데이터처리장치는 4개의 직렬 신호를 동시에 처리 가능하며 비구조화된 데이터를 보관하다록 하기 위해 플래쉬 메모리를 장착하였으며, CPU의 데이터 처리를 위해 SRAM을 장착하도록 구성하였다.(중략)

• 한국진공학회:학술대회논문집
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• 한국진공학회 2010년도 제39회 하계학술대회 초록집
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• pp.216-216
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• 2010

Floating gate를 이용한 플래시 메모리와 달리 질화막을 트랩 저장층으로 이용한 silicon-oxide-silicon nitride-oxide silicon (SONOS) 구조의 플래시 메모리 소자는 동작 전압이 낮고, 공정과정이 간단하며 비례 축소가 용이하여 고집적화하는데 유리하다. 그러나 SONOS 구조의 플래시 메모리소자는 비례 축소함에 따라 단 채널 효과와 펀치스루 현상이 커지는 문제점이 있다. 비례축소 할 때 발생하는 문제점을 해결하기 위해 플래시 메모리 소자를 FinFET과 같이 구조를 변화하는 연구는 활발히 진행되고 있으나, 플래시 메모리 소자를 제작하는 기판의 변화에 따른 메모리 소자의 전기적 특성 변화에 대한 연구는 많이 진행되지 않았다. 본 연구에서는 silicon-on insulator (SOI) 기판의 유무에 따른 멀티비트를 구현하기 위한 듀얼 게이트 가진 SONOS 구조를 가진 플래시 메모리 소자의 subthreshold 전압 영역에서의 전기적 특성 변화를 조사 하였다. 게이트 사이의 간격이 감소함에 따라 SOI 기판이 있을 때와 없을 때의 전류-전압 특성을 TCAD Simulation을 사용하여 계산하였다. 전류-전압 특성곡선에서 subthreshold swing을 계산하여 비교하므로 SONOS 구조의 플래시 메모리 소자에서 SOI 기판을 사용한 메모리 소자가 SOI 기판을 사용하지 않은 메모리 소자보다 단채널효과와 subthreshold swing이 감소하였다. 비례 축소에 따라 SOI 기판을 사용한 메모리 소자에서 단채널 효과와 subthreshold swing이 감소하는 비율이 증가하였다.

• 대한임베디드공학회논문지
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• 제4권3호
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• pp.134-138
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• 2009

We present a flash memory system with low cost and high performance for solid-state disk. The proposed flash system is constructed as a SLC with hot blocks and a MLC with cold blocks. Either the SLC or the MLC is selectively accessed on the basis of a position bit in a mapping table. Our results show that the system enables the SLC size to be reduced by about 80% relative to a conventional SLC while maintaining similar performance. And also, our system can improve a performance by above 60% comparing with a conventional MLC.