• Proceedings of the Korean Vacuum Society Conference
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• 2010.08a
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• pp.91-91
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• 2010

본 논문은 펄스 직류전원 (Pulse DC) 플라즈마 소스와 반응성 가스인 $CF_4$와 불활성 가스인 Ar를 혼합하여 산업에서 널리 사용되는 유기고분자인 Polymethylmethacrylate (PMMA), Polyethylene terephthalate (PET), 그리고 Polycarbonate (PC) 샘플을 건식 식각한 결과에 대한 것이다. 각각의 샘플은 감광제 도포 후에 자외선을 조사하는 포토레지스트 방법으로 마스크를 만들었다. 펄스 직류전원 플라즈마 시스템을 사용하면 다양한 변수를 줄 수 있다는 장점이 있다. 공정 변수는 Pulse DC Voltage는 300 - 500 V, Pulse DC reverse time $0.5{\sim}2.0\;{\mu}s$, Pulse DC Frequency 100~250 kHz 이었다. 변수 각각의 값이 높아질수록 고분자의 식각률이 높아졌다. 특히, PMMA의 식각률이 가장 높았으며 PET, PC 순이었다. 샘플 중 PC의 식각률이 가장 낮은 이유는 고분자 결합 중에 이중결합의 벤젠 고리 모양을 포함하고 있어 분자 결합력이 비교적 높기 때문으로 사료된다. 기계적 펌프만을 사용한 공정 전 압력은 30 mTorr이었다. 쓰로틀 밸브를 완전 개방한 상태에서 식각 공정 중 진공 압력은 $CF_4$ 가스유량이 늘어날수록 증가하였다. 식각률 역시 $CF_4$ 가스유량(총 가스 유량은 10 sccm)이 많을수록 증가함을 보여주었다 (PMMA: 10 sccm $CF_4$에서 330 nm/min, 3.5 sccm $CF_4$/6.5 sccm Ar에서 260 nm/min., PET: 10 sccm $CF_4$에서 260 nm/min, 3.5 sccm $CF_4$/6.5 sccm Ar에서 210 nm., PC: 10 sccm $CF_4$에서 230 nm, 3.5 sccm $CF_4c$/6.5 sccm Ar에서 160 nm). 이는 펄스 직류전원 플라즈마 식각에서 $CF_4$와 Ar의 가스 혼합비를 조절함으로서 고분자 소재의 식각률을 적절히 변화시킬 수 있다는 것을 의미한다. 표면 거칠기는 실험 후 표면단차 측정기와 전자 현미경 등을 이용하여 식각한 샘플의 표면을 측정하여 알 수 있었다. 실험전 기준 샘플 표면 거칠기는 PMMA는 1.53nm, PET는 3.1nm, PC는 1.54nm 이었다. 식각된 샘플들의 표면 거칠기는 PMMA는 3.59~10.59 nm, PET은 5.13~11.32 nm, PC는 1.52~3.14 nm 범위였다. 광학 발광 분석기 (Optical emission spectroscopy)를 이용하여 식각 공정 중 플라즈마 발광특성을 분석한 결과, 탄소 원자 픽 (424.662 nm)과 아르곤 원자 픽 (751.465 nm, 763.510 nm)의 픽의 존재를 확인하였다. 이 때 탄소 픽은 $CF_4$ 가스에서 발생하였을 것으로 추측한다. 본 발표를 통해 펄스 직류전원 $CF_4$/Ar의 고분자 식각 결과에 대해 보고할 것이다.

• Proceedings of the Korean Vacuum Society Conference
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• 2012.08a
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• pp.233-233
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• 2012

위상절연체(Bi2Te3)와의 격자상수 불일치 비율이 서로 다른 Si (111)와 Ge (111) 기판을 선택하여 Bi3Te3 박막의 성장 조건을 찾고 이에 따른 특성 분석을 수행하였다. 시료 제작은 초고진공 분위기에서 MBE를 이용하였고, AFM, XRD와 XPS로 각각 구조적 변화, 결정 상태 및 화학적 상태를 분석하였다. 우선 Si 위에 형성된 Bi2Te3의 경우, 초기 박막이 형성된 후, 증착 시간이 증가함에 따라 섬(island)모양의 구조물들이 step edge 부분에 분포되는 모습을 AFM 이미지에서 확인하였다. 형성된 박막의 스텝 단차는 약 1 nm 또는 이 값의 정수 배였고, 이것은 Bi2Te3 unit cell의 quintuple layer (QL) 값과 일치하였다. 또한 측정된 XRD pattern으로 Bi2Te3가 hexagonal 구조의 c-축에 따라 결정성이 이루어졌음을 확인할 수 있었다. XPS 스펙트럼에서는 Bi 4f가 높은 에너지 방향으로 2.3 eV, Te 3d는 낮은 에너지 방향으로 약 0.7 eV 만큼 구속 에너지의 화학적 이동이 나타남을 알 수 있었다. 이러한 결과는 Si 위에 Bi2Te3 박막이 높은 결정성을 가지고 형성되었다는 것을 의미한다. 또한 Si (111) 기판보다 Bi2Te3 결정과 격자상수 불일치의 비율이 상대적으로 작은 Ge (111)을 기판으로 하여 Bi2Te3 박막을 성장시켜 두 표면에서의 박막 성장의 특성을 비교, 논의할 것이다.

• Proceedings of the Korean Vacuum Society Conference
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• 2014.02a
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• pp.357.2-357.2
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• 2014

Ruthenium (Ru) 박막은 우수한 화학적 열적 안정성 및 높은 일함수(4.7eV) 특성으로 인해 20 nm급 이하의 차세대 DRAM capacitor의 전극 물질 및 Cu metalization을 위한 seed layer로 각광을 받고 있다. Ru박막의 나노스케일 정보전자소자로의 적용을 위해서는 두께제어가 용이하고 3D 구조에서 우수한 단차 피복 특성을 갖는 atomic layer deposition (ALD)을 이용한 박막 형성이 필수적이다. 이에 본 연구에서는 ALD 방법을 이용하여 0가의(cymene) (1,5-hexadiene) Ru (0) (C16H24Ru) 전구체를 합성, ALD 방법을 이용하여 우수한 초기성장거동을 갖는 Ru 박막을 증착 하였다. 형성된 Ru 박막의 표면 형상, 두께, 밀도를 주사전자현미경(Scanning electron microscopy)과 X-선 반사율 측정(X-ray reflectometer)으로 조사하였다. 또한 전기적 특성을 4침법(four-point-probe)으로 측정하였고, 박막의 화학적 조성과 결정성의 정보를 X-선 광전자분광법(X-ray photoelectron spectroscopy)과 X-선 회절(X-ray diffraction)을 이용하여 확인하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2012.02a
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• pp.145-145
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• 2012

반도체 집적회로의 집적도가 증가함에 따라 RC delay가 증가하며, 금속 배선의 spiking, electromigration 등의 문제로 인해 기존의 알루미늄 금속을 대체하기 위하여 구리를 배선재료로 사용하게 되었다. 하지만 구리는 실리콘 및 산화물 내에서 매우 빠른 확산도를 가지고 있으므로, 구리의 확산을 막아 줄 확산방지막이 필요로 하다. 이러한 확산방지막의 증착은, 소자의 크기가 작아짐에 따라 via/contact과 같은 고단차 구조에도 적용이 가능하도록 기존의 sputtering 증착 방법에서 이를 개선한 collimated sputter, long-throw sputter, ion-metal plasma 등의 방법으로 물리적인 증착법이 지속되어 왔지만, 근본적인 증착방법을 바꾸지 않는 한 한계에 도달하게 될 것이다. 원자층 증착법(ALD)은 CVD 증착법의 하나로, 소스와 반응물질을 주입하는 시간을 분리함으로써 증착하고자 하는 표면에서의 반응을 유도하여 원자층 단위로 원하는 박막을 얻을 수 있는 증착방법이다. 이를 이용하여 물리적 증기 증착법(PVD)보다 우수한 단차피복성과 함께 정교하게 증착두께를 컨트롤을 할 수 있다. 본 연구에서는 이러한 원자층 증착법을 이용하여 구리 배선을 위한 확산방지막으로 텅스텐질화막을 형성하였다. 텅스텐 질화막을 형성하기 위하여 금속-유기물 전구체와 함께 할라이드 계열인 WF6를 텅스텐 소스로 이용하였으며, 이에 대한 원자층 증착방법으로 이루어진 박막의 물성을 비교 평가하여 분석하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2013.02a
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• pp.520-520
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• 2013

Lateral 구조를 갖는 탄소나노튜브 에미터 캐소드의 금속전극 선폭과 간격은 탄소나노튜브 에미터 밀도와 게이트에 인가되는 전계의 크기에 밀접한 관계가 있어 전계방출특성에 큰 영향을 나타내므로 조속한 상업화를 위해서는 최적화 연구가 요구된다. 따라서 본 연구에서는 금속전극의 선폭과 간격을 110/30, 80/30, 40/30과 120/20, 90/20, 20/20 ${\mu}m$로 각각 변화시켜 4.6인치 탄소나노튜브 에미터 기반 flat light lamp 개발연구를 진행하였다. 이때 사용한 금속전극은 2 mm 두께를 갖는 4.6인치 소다라임 글라스 위에 패턴 된 PR에 Ag를 sputtering하여 증착 후 PR을 lift-off하여 형성하였다. 이와 같이 형성된 금속전극은 ~1 ${\mu}m$와 12 nm의 두께와 표면단차를 각각 가지고 있었다. 형성된 금속전극 위에 유전체와 탄소나노튜브 에미터를 각각의 페이스트를 사용하여 스크린 인쇄와 소성과정을 통해 형성하였다. 이때 레이저 빔을 전극사이의 빈 공간에 조사하여 탄소나노튜브 에미터를 금속전극 위에 정밀하게 정렬하였으며 잔존하는 유기물과 유기용매를 없애기 위해 대기압 공기분위기의 $410^{\circ}C$에서 10분간 소성과정을 거친 후 접착테이프를 사용하여 잔탄 속에 있는 탄소나노튜브 에미터를 물리적 힘으로 수직하게 노출시켜 캐소드를 준비하였다. 애노드는 전계에 의해 방출된 전자의 측정과 전계방출 이미지를 얻기 위해서 P22 형광체와 Al박막이 증착된 2 mm 두께의 소다라임 글라스를 사용하였다. 캐소드와 애노드 사이의 간격은 6~10 mm로 유지하였고, 진공챔버의 기본 압력을 $5{\times}10^{-6}$ Torr 이하로 유지하였다. 캐소드와 게이트 전극에 1, 4 kHz와 3% duty를 갖는 bipolar 형태의 DC 사각펄스파를, 애노드에 ~18 kV의 DC 고전압을 각각 인가하여 평가하였으며 추후, 이렇게 제작된 다양한 선폭과 간격을 갖는 탄소나노튜브 에미터 기반 flat light lamp의 전계방출특성과 효율에 대한 비교 연구를 진행할 계획이다.

• Journal of the Korean institute of surface engineering
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• v.47 no.2
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• pp.68-74
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• 2014

The seed step-coverage enhancement process (SSEP) using Pd/Cu/PVP colloids was investigated for the filling of through silicon via (TSV) without void. TEM analysis showed that the Pd/Cu nano-particles were well dispersed in aqueous solution with the average diameter of 6.18 nm. This Pd/Cu nano-particles were uniformly deposited on the substrate of Si/$SiO_2$/Ti wafer using electrophoresis with the high frequency Alternating Current (AC). After electroless Cu deposition on the substrate treated with Pd/Cu/PVP colloids, the adhesive property between deposited Cu layer and substrate was evaluated. The Cu deposit obtained by SSEP with Pd/Cu/PVP colloids showed superior adhesion property to that on Pd ion catalyst-treated substrate. Finally, by implementing the SSEP using Pd/Cu/PVP colloids, we achieved 700% improvement of step coverage of Cu seed layer compared to PVD process, resulting in void-free filling in high aspect ratio TSV.

• Proceedings of the Korean Vacuum Society Conference
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• 2010.08a
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• pp.211-212
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• 2010

GaN 기반의 상부발광형 LED는 동작되는 동안 생기는 전기적 단락, 그리고 칩 위의 p-형 전극과 n-형 전극 사이에 생기는 누설전류 및 신뢰성 확보를 위하여 칩 표면에 passivation 층을 형성하게 된다. SiO2, Si3N4와 같은 passivation layers는 일반적으로 PECVD (Plasma Enhanced Chemical Vapor Deposition)공정을 이용한다, 하지만 이는 공정 특성상 plasma로 인한 damage가 유발되기 때문에 표면 누설 전류가 증가 한다. 이로 인해 forward voltage와 reverse leakage current의 특성이 저하된다. 본 실험에서는 원자층 단위의 박막 증착으로 인해 PECVD보다 단차 피복성이 매우 우수한 PEALD(Plasma Enhanced Atomic Layer Deposition)공정을 이용하여 Al2O3 passivation layer를 증착한 후, 표면 누설전류와 빛의 출력 특성에 대해서 조사해 보았다. PSS (patterned sapphire substrate) 위에 성장된 LED 에피구조를 사용하였고, TCP(Trancformer Copled Plasma)장비를 사용하여 에칭 공정을 진행하였다. 이때 투명전극을 증착하기 위해 e-beam evaporator를 사용하여 Ni/Au를 각각 $50\;{\AA}$씩 증착한 후 오믹 특성을 향상시키기 위하여 $500^{\circ}C$에서 열처리를 해주었다. 그리고 Ti/Au($300/4000{\AA}$) 메탈을 사용하여 p-전극과 n-전극을 형성하였다. Passivation을 하지 않은 경우에는 reverse leakage current가 -5V 에서 $-1.9{\times}10-8$ A 로 측정되었고, SiO2와 Si3N4을 passivation으로 이용한 경우에는 각각 $8.7{\times}10-9$과 $-2.2{\times}10-9$로 측정되었다. Fig. 1 에서 보면 알 수 있듯이 5 nm의 Al2O3 film을 passivation layer로 이용할 경우 passivation을 하지 않은 경우를 제외한 다른 passivation 경우보다 reverse leakage current가 약 2 order ($-3.46{\times}10-11$ A) 정도 낮게 측정되었다. 그 이유는 CVD 공정보다 짧은 ALD의 공정시간과 더 낮은 RF Power로 인해 plasma damage를 덜 입게 되어 나타난 것으로 생각된다. Fig. 2 에서는 Al2O3로 passivation을 한 소자의 forward voltage가 SiO2와 Si3N4로 passivation을 한 소자보다 각각 0.07 V와 0.25 V씩 낮아지는 것을 확인할 수 있었다. 또한 Fig. 3 에서는 Al2O3로 passivation을 한 소자의 output power가 SiO2와 Si3N4로 passivation을 한 소자보다 각각 2.7%와 24.6%씩 증가한 것을 볼 수 있다. Output power가 증가된 원인으로는 향상된 forward voltage 및 reverse에서의 leakage 특성과 공기보다 높은 Al2O3의 굴절률이 광출력 효율을 증가시켰기 때문인 것으로 판단된다.

• Journal of the Korean Vacuum Society
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• v.7 no.2
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• pp.118-126
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• 1998

A study to improve filling of semiconductor contact holes by enhancement of the directionality of the source beams has been undertaken. The collimation of source beams was improved by the ionized cluster beam deposition technique with modification of the cell geometry. The collimation tested with neutral beam was excellent. But, the Cu flims were grown in a columnar mode due to the lack of surface mobilit of the impinged clusters. A shadow effect also caused cleavage and consequent discontinuity at the steos as films grow. By applying acceleration voltage, the columnar growth in a contact hole of 0.5 $\mu$m diameter and 1 $\mu$m height disappeared and considerable coverage at the side wall of the contacts as well as perfect bottom coverage were observed. These are all due to the assistants of the accelerated ionized clusters with high kinetic energy. Thus we demonstrated that the ICB deposition technique can be used to completely fill sub-half-micron contact holes with high aspect ratio.

• Proceedings of the Korean Vacuum Society Conference
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• 1999.07a
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• pp.152-152
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• 1999

1Gb급 이상 기억소자의 캐패시터 재료로 주목받고 있는 (Ba,Sr)TiO3 [BST] 박막의 전극재료로는 Pt, Ru, Ir과 같은 금속전극과 RuO2, IrO2와 산화물 전도체가 유망한 것으로 알려져 있다. 그런데, DRAM의 집적도가 증가하게 되면, BST같은 고유전율 박막을 유전재료로 사용한다 하더라도, 3차원적인 구조가 불가피하게 때문에 기존의 sputtering 방법으로는 우수한 단차피복성을 얻기 힘들므로, MOCVD법이 필수적이다. 본 연구에서는 기존에 연구되었던 Pt에 비해 식각특성이 우수하고, 비교적 낮은 비저항을 갖는 Ru 박막증착에 대한 연구를 행하였다. 본 연구에서는 수직형의 반응기와 저항 가열 방식의 susceptor로 구성된 저압 유기금속 화학증착기를 사용하여 최대 6inch 직경을 갖는 기판 위에 Ru박막을 증착하였다. Precursor로는 기존에 연구된 적이 없는 bis-(ethyo-$\pi$-cyclopentadienyl)Ru (Ru(C5H4C2H5)2, [Ru(EtCp)2])를 사용하였으며, bubbler의 온도는 85$^{\circ}C$로 하였다. Si, SiO2/Si를 사용하였으며, 증착온도 25$0^{\circ}C$~40$0^{\circ}C$, 증착압력 3Torr의 조건에서 Ru 박막을 증착하였다. Presursor를 운반하는 수송기체로는 Ar을 사용하였으며, carbon과 같은 불순물의 제거를 위해 O2를 첨가하였다. 증착된 박막은 XRD, SEM, 4-point probe등을 통해 구조적, 전기적 특성을 평가하였으며, 열역학 계산을 위해서는 SOLGASMIX-PV프로그램을 사용하였다. Ru 박막의 증착에 있어서 산소의 첨가는 필수적이었으며, Ru 박막의 증착속도는 30$0^{\circ}C$~40$0^{\circ}C$의 온도 영역에서 200$\AA$/min으로 일정하였으며, 첨가된 산소의 양이 적을수록 더 치밀하고 평탄한 표면형상을 보였으며, 또한 더 낮은 전기 전도도를 보였다. 그리고 증착된 박막은 12~15$\mu$$\Omega$cm 정도의 낮은 비저항 값을 나타냈으며 이것은 기존의 sputtering 법에 의해 증착된 Ru 박막의 비저항 값들과 비교될만하다. 한편, 높은 온도, 높은 산소분압 조건에서 RuO2의 형성을 관찰하였으며, 이것은 열역학적인 계산을 통해서 잘 설명할 수 있었다.

• Journal of the Microelectronics and Packaging Society
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• v.9 no.4
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• pp.17-23
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• 2002

The more productive and stable fabrication can be obtained by applying chemical mechanical polishing (CMP) process to shallow trench isolation (STI) structure in 0.18 $\mu\textrm{m}$ semiconductor device. However, STI-CMP process became more complex, and some kinds of defect such as nitride residue, tern oxide defect were seriously increased. Defects like nitride residue and silicon damage after STI-CMP process were discussed to accomplish its optimum process condition. In this paper, we studied how to reduce torn oxide defects and nitride residue after STI-CMP process. To understand its optimum process condition, We studied overall STI-related processes including trench depth, STI-fill thickness and post-CMP thickness. As an experimental result showed that as the STI-fill thickness becomes thinner, and trench depth gets deeper, more tern oxide were found in the CMP process. Also, we could conclude that low trench depth whereas high CMP thickness can cause nitride residue, and high trench depth and over-polishing can cause silicon damage.