• 한국통신학회논문지
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• 제25권11A호
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• pp.1652-1660
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• 2000

본 논문에서는 DS/CDMA (Direct Sequence/Code Division Multipe Access) 시스템에서 임시 판정 함수로서 연판정 함수와 경판정 함수를 적용한 파이프라인화된 직렬 간섭 제어 구조(PSIC, Pipelined Successive Interference Cancellation)의 성능을 수식적으로 분석하고, 모의 실험을 통하여 검증한다. PSIC 구조는 다단 직렬 간섭 제거 구조(MSIC, Multistage Successive Interference Cancellation)가 가지는 복호지연(decoding delay)의 문제를 해결하기 위해 파이프라인 구조를 MSIC에 적용한 것이다. 제안된PSIC 구조는 하드웨어의 복잡도(hardwar complexity)를 희생하여 비트 오율(BER, Bit Error Rate)의 증가 없이 MSIC에서 발생하는 복호 지연을 줄일 수 있다. 또한 제안된 PSIC 구조에서 연판정 함수와 경판정 함수를 각 간섭 제거 단(Cancellation stage)에서의 임시 판정 함수로 사용하여 얻게 되는 PSIC 구조들의 성능을 비교한다. 분석 및 실험 결과에 의하면 제안되 PSIC 구조에서는 경판정 함수를 사용할때의 성능이 연판정 함수를 사용할때의 성능보다 우수함을 알 수 있었다.

• 한국콘텐츠학회논문지
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• 제9권2호
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• pp.1-9
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• 2009

본 논문은 H.264/AVC 부호화기의 실시간 동영상 부호화를 위한 하드웨어 구현과정 중 파이프라인 구조의 병렬 처리로 인한 데이터 부재문제의 해결방안을 제시하였다. 참조 소프트웨어(JM)의 움직임 추정 연산은 순차적인 처리가 가능하기 때문에 모든 데이터가 유효하지만, 파이프라인 구조로 하드웨어를 구현시 데이터가 병렬적으로 처리되므로 이전데이터가 유효하지 않은 경우가 발생한다. 본 논문에서는 MVp 연산시의 부재되는 데이터 문제를 해결하였다. 제안된 방법은 유효하지 않은 주변블록의 데이터(MV)로 인한 화질저하를 최소화하기 위하여 유효하지 않은 MV를 대신하여, 정수화소 움직임벡터, MVp(Motion Vector Predictor), MVcol(Motion vector of the Co-located block)을 사용하는 방법이다. BDPSNR로 실험 결과 같은 주제로 이전에 연구된 Huang[7]의 실험결과에 비하여 최대 QCIF영상에서 0.555dB, CIF 영상에서 0.834dB의 성능향상을 나타내고 있다.

• 센서학회지
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• 제6권2호
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• pp.137-144
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• 1997

본 논문에서 설계된 시스템은 ${\pm}2.5\;V$ 또는 +5 V의 환경에서 40 MS/s의 샘플링 속도로 약 70 mW의 정전력을 소비하는 고속 신호 처리용 CMOS 10 비트 파이프라인 A/D 변환기이다. 제안된 A/D 변환기는 각 단 사이의 신호를 빠르게 처리하고, 비교기 옵셋에 대한 넓은 보정 범위를 허용하기 위해 단당 1.5 비트 구조를 사용하였다. 고속 저전력 파이프라인 A/D 변환기의 설계를 인해 특별한 성능을 가진 연산 증폭기를 필요로 함에 따라 기존의 폴디드-캐스코드 구조를 기본으로한 이득 향상 구조의 연산 증폭기를 설계하였다. 특히, 연산 증폭기 자동 설계 도구인 SAPICE의 자체 개발로 최적의 성능을 가진 연산 증폭기를 구현하였다. 그리고 신호 비교 시에 소비되는 전력을 감소시키기 위해 정전력을 거의 소비하지 않는 비교기를 채용하였다. 제안된 A/D 변환기는 $1.0{\mu}m$ n-well CMOS 공정을 이용하였으며 ${\pm}0.6$ LSB의 DNL, +1/-0.75 LSB의 INL, 그리고 9.97 MHz의 입력 신호에 대해 56.3 dB의 SNDR의 특성을 보였다.

• 한국통신학회논문지
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• 제29권11C호
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• pp.1518-1526
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• 2004

본 논문은 확장 QR-RLS 알고리즘을 이용한 시스토릭 어레이 구조를 갖는 적응 결정 궤환 등화기에 대해서 소개한다. 무선 이동 통신 시스템의 경우 빠른 시변환 채널로 인해 고속의 수렴 특성을 갖는 등화기가 필수적으로 요구된다. 최근에 이러한 성질을 만족하는 QR-RLS 알고리즘 기반의 등화기가 소개되었으며, RLS 알고리즘이 갖는 높은 수렴 속도와 시스토릭 어레이의 병렬 파이프라인 형태로 구현 가능함으로 인해 계산상의 높은 효율성을 가진다. 그러나 일반적인 QR-RLS 알고리즘은 별도의 등화기 가중치 추출과정을 필요로 하며, 이로 인해 적응 처리 과정을 완전한 파이프라인 형태로 수행하기는 어렵다. 본 논문에서는 확장 QR-RLS 알고리즘을 기반으로 제곱근 연산을 배제한 계산과정을 통해 채널 출력의 입력으로부터 가중치 갱신까지 완전환 파이프라인 방식으로 처리가 가능한 시스토릭 어레이 구조의 결정 궤환 등화기를 소개한다.

• 한국재난정보학회:학술대회논문집
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• 한국재난정보학회 2017년 정기학술대회
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• pp.145-146
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• 2017

최근 세계적으로 많은 지진이 발생하고 있으며 기상이변으로 인한 자연재해로 인해 주요 시설물들의 안전성에 관한 관심이 증가하고 있는 추세이다. 특히 비구조 요소의 경우 구조 요소보다 건설 초기 투자비용이 높아 지진이 발생하였을 때 많은 피해가 발생할 가능성이 있으며 비구조 요소의 파괴는 심각한 2차피해로 발전 될 수 있으므로 내진안전성 평가는 반드시 이루어져야 한다고 볼 수 있다. 따라서 본 연구에서는 압착식 조인트의 접촉을 고려한 수계소화설비 파이프라인의 내진성능 평가를 위한 비선형 유한요소 모델을 구축하였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2003년도 가을 학술발표논문집 Vol.30 No.2 (1)
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• pp.415-417
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• 2003

본 논문에서는 유한 필드 GF(2$^{m}$ ) 상에서 A$B^2$연산을 수행하는 디지트 시리얼(digit-serial) 시스톨릭 구조를 제안하였다. 제안한 구조는 디지트 크기를 적당히 선택했을 때, 비트-패러럴(bit-parallel) 구조에 비해 적은 하드웨어를 사용하고 비트-시리얼(bit-serial) 구조에 비해 빠르다 또한, 제안한 디지트 시리얼 구조에 파이프라인 기법을 적용하면 그렇지 않은 구조에 비해 m=160, L=2 일 때 공간-시간 복잡도가 10.9% 적다.

• 정보처리학회논문지A
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• 제11A권2호
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• pp.195-202
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• 2004

본 연구에서 매우 정밀한 샘플링을 필요로 하는 고해상도 비디오 응용면을 위하여 병렬 파이프라인 아날로그 디지털 변환기(ADC)를 설계하였다. 본 ADC의 구조는 4 채널의 10-비트 파이프라인 ADC를 병력 time-interleave로 구성한 구조로서 이 구조에서 채널 당 샘플링 속도의 4배인 200MS/s의 샘플링 속도를 얻을 수 있었다. 변환기에서 핵심이 되는 구성요소는 Sample and Hold 증폭기(SHA), 비교기와 연산증폭기이며 먼저 SHA를 전단에 설치하여 시스템 타이밍 요구를 완화시키고 고속변환과 고속 입력신호의 처리론 가능하게 하였다. ADC 내부 단들의 1-비트 DAC, 비교기 및 2-이득 증폭기는 한 개의 switched 캐패시터 회로로 통합하여 고속동작은 물론 저 전력소비가 가능한 특성을 갖도록 하였다. 본 연구의 연산증폭기는 2단 차동구조에 부저항소자를 사용하여 높은 DC 이득을 갖도록 보강하였다. 본 설계에서 각 단에 D-플립플롭(D-FF)을 사용한 지연회로를 구성하여 변환시 각 비트신호를 정렬시켜 타이밍 오차를 최소화하였다. 된 변환기는 3.3V 공급전압에서 280㎽의 전력소비를 갖고 DNL과 INL은 각각 +0.7/-0.6LSB, +0.9/-0.3LSB이다.

• 인지과학
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• 제7권1호
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• pp.75-84
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• 1996

본 논문에서는 필기체 숫자 인식 프로그램을 설계하는데 있어서의 구조적인 면의 중요성을 강조하고 두가지 구조적 설계에 대해서 기술한다.첫째로는 숫자 인식 프로그램에 대한 모듈러 설계를 기술하고 그에 대한 이점들을 기술한다.첫째로는 숫자 인식 프로그렘에 대한 모듈러 설계를 기술하고 그에 대한 이점들을 기술한다.이러한 구조에서 인식기는 10개의 이진 부인식기로 구성되어있으며,각각의 부인식기는 단지 하나의 부류에 대해서만 책임을 진다.규칙기반 휸련과 신경망 기반 훈련을 기술한다. 둘째로는 두개 혹은 그 이상의 인식기를 파이프라인으로 연결하였다.파이프라인에서 두번째 인식기는 첫번째 인식기에서 인식된 패턴을 검증하는 역할을 담당하거나,첫번째 인식기에서 거부된 패턴을 재인시하는 역할을 담당한다.이제까지 얻어진 실험결과는 제안된 구조설계의 장점을 보여주고 있다.

• 한국항해항만학회:학술대회논문집
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• 한국항해항만학회 2015년도 추계학술대회
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• pp.15-16
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• 2015

해저파이프라인 및 해저케이블 설치해역이 대수심으로 이동함에 따라 육지와는 다른 열악한 시공 환경에 놓이게 된다. 이때 파이프라인 및 케이블이 매설되는 해저지반 상태와 작업이 이루어지는 해역의 해상조건 등은 작업효율에 영향을 미치기 때문에 효율적인 시공이 필요하다. 본 논문은 구조물 매설에 앞서 해저지반 굴삭 작업을 수행하기 위해 ROV 트렌쳐의 하단에 장착되는 워터젯 굴삭기의 작업효율 및 시공성능 추정에 관한 연구이다. 먼저 전산유체해석을 통해 워터젯 굴삭기의 굴삭효율을 극대화할 수 있는 노즐 수량을 정하였고, 모형실험을 수행하여 굴삭기의 시공성능을 예측할 수 있는 최대 굴삭심도 및 최대 굴삭속도를 파악하였다. 이를 바탕으로 실제 운용중인 워터젯 굴삭장비들과 시공성능을 비교 분석하였다.

• 대한전자공학회논문지SD
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• 제46권8호
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• pp.125-136
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• 2009

본 논문에서는 MB-OFDM 초광대역 시스템을 위한 높은 속도와 저복잡도를 갖는 2-비트 레벨 파이프라인 비터비 디코더를 소개한다. 가산-비교-선택 유닛(ACSU)은 비터비 복호기의 주요 병목지점으로서, 임계경로를 줄이는 2-step look-ahead 기법에 기반을 둔 2-비트 레벨 파이프라인 MSB-first ACSU 유닛에 대해 제안한다. 제안하는 ACSU 구조는 1.8V의 공급 전압에서 동작하는 $0.18-{\mu}m$ CMOS 공정을 이용하여 구현하였다. ACSU유닛은 870MHz의 클록 주파수에서 동작하며, 1.7Gb/s 의 데이터 처리율을 가진다.