• 한국컴퓨터그래픽스학회논문지
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• 제11권2호
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• pp.56-63
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• 2005

모바일 환경에서 고급 그래픽스 기술을 적용하고자 하는 시도로 최근 3D 그래픽 엔진을 탑재한 단말기가 출시되고 있다. 이 단말기는 OpenGL ES 1.x 을 기준으로 고정된 파이프라인을 통해 그래픽 연산을 처리하고 있으므로 사용자가 다양한 그래픽 표현을 수행하는데 제약이 따른다. 최근 PC 환경의 그래픽 엔진에서는 고정 기능의 파이프라인이 아닌 프로그래밍 가능한 파이프라인을 제공하여 기존 고정 파이프라인에서 불가능했던 유연한 그래픽스 기술을 제공하고 있다. PC환경의 프로그래밍 가능한 파이프라인은 DirectX 와 OpenGL ARB Extension 그래픽 라이브러리에 의해 제공되고 있지만, 모바일 환경에서는 이를 지원하기 위한 관련 제품이 아직 출시되지 않고 있는 상태이다. 본 논문에서는 OpenGL ARB Extension 1.0 을 근거로 정점 프로세싱 과정을 프로그래밍 가능한 파이프라인 구조로 동작하도록 하는 모바일용 정점 프로그램 가상머신을 제시한다.

• 해양환경안전학회지
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• 제28권2호
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• pp.414-421
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• 2022

해저 석유와 가스 탐사가 점점 더 깊은 수심으로 진행되고 있으며, 해저 파이프라인은 고압 및 고온 조건에서 작동하는 것이 일반적이다. 온도 및 압력 차이로 인하여 파이프 축 방향 힘이 축적되는 현상이 있다. 이러한 현상은 파이프라인을 구속하는 해저면 효과 때문에 파이프라인은 횡 좌굴이 발생하게 된다. 온도가 증가하는 경우 축 방향의 압축 하중이 가해지며 이 하중이 임계 수준에 도달하면 파이프가 수직방향으로 움직이게 된다. 또는 파이프라인의 구조적 완전성을 위태롭게 할 수 있는 횡 방향 좌굴이 발생하는 상황에서, 작동 중 파이프라인의 구조적 안전함을 보장하기 위해 파이프라인의 상세 구조 강도평가가 수행되어야 한다. 본 연구에서는 해저면의 마찰 효과 및 재료의 열 수축/팽창을 고려한 비선형 구조해석을 상용 유한요소해석 프로그램인 ANSYS를 활용하여 검토하였으며, 외부충격에 의한 횡 방향 좌굴 안전성을 분석하였다. 본 연구의 결과를 통하여 수치 해석적 단순화된 분석 모델을 통하여 해저면의 효과를 고려한 조건에서의 실제 파이프라인의 붕괴 조건을 예측할 수 있다.

• 대한전자공학회논문지SD
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• 제39권9호
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• pp.55-61
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• 2002

캐리 선택 가산기에 파이프라인을 적용하면 적은 수의 파이프라인 스테이지를 가지면서 많은 수의 파이프라인 스테이지를 갖는 가산기처럼 높은 주파수 상에서 구동한다. 이 논문에서는 캐리 선택 가산기 구조를 적용한 4 블록 5스테이지 파이프라인 32비트 가산기를 제안하였다. 이 제안된 가산기는 기존의 16스테이지 파이프라인 32비트 가산기와 같이 높은 주파수에서 동작한다. 그럼에도 불구하고 이 제안된 가산기는 기존 16 스테이지 파이프라인 가산기 보다 3배 적은 트랜지스터로 구현 가능하다. 이 가산기는 0.25um CMOS 공정으로 구현할 때 2.5V전압에서 1.67GHz으로 동작한다.

• 한국게임학회 논문지
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• 제7권3호
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• pp.31-38
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• 2007

본 논문에서는 향상된 가시성 검사를 수행하여 기존의 중-텍스처링 구조에 비하여 데이터 전송량 및 깊이 캐쉬의 셀 면적을 감소시킨 픽셀 파이프라인 구조를 제시하였다. 제안하는 구조는 인접한 픽셀들 간의 가시성이 동일할 확률이 높다는 점을 이용하여 한 번의 가시성 검사만 수행하면서도 중-텍스처링 구조와 대등한 성능을 보이는 픽셀 파이프라인 구조이다. 실험결과, 제안하는 구조는 중-텍스처링 구조에 근접하는 성능을 보이면서도 깊이 캐쉬의 전송량은 평균 25%, 깊이 캐쉬의 면적은 약 40%가 감소하였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2005년도 춘계학술발표대회
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• pp.1713-1716
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• 2005

최근 3 차원 그래픽 영상의 복잡도가 점점 증가함에 따라, 가시성 선별에 관련된 연구는 3 차원 렌더링 프로세서 설계에 있어서 중요한 핵심 연구 중 하나가 되었다. 본 논문에서는 기존의 픽셀 캐쉬의 정보를 이용하여 가시성 선별을 수행하는 새로운 래스터라이제이션 파이프라인을 제안하고 있다. 제안 구조에서는 가시성 정보를 관리하기 위해서 계층적 z-버퍼 (HZB)와 같이 규모가 큰 별도의 하드웨어를 추가하지 않고, 픽셀 캐쉬에 저장되어 있는 데이터를 참조하여 주사 변환 과정에서 가시성 선별을 수행하고 있다. 캐쉬에서 접근 참조 실패된 프리미티브에 대해서는 픽셀 래스터라이제이션 파이프라인의 z-테스트 과정에서 은면 제거를 수행하도록 하였고, 선 인출 기법을 적용하여 픽셀 캐쉬의 접근 실패에 따른 손실을 줄여주었다. 실험 결과, 제안 구조는 일반 픽셀 파이프라인 구조에 비해 약 32%, HZB 구조에 비해 약 7%의 성능 향상을 보이고 있다.

• 대한전자공학회논문지SD
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• 제47권9호
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• pp.1-6
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• 2010

H.264 영상 압축 표준은 높은 압축률과 화질로 널리 이용되고 있다. H.264 복호기는 일반적으로 마크로블록 또는 $4{\times}4$ 하위 블록 단위로 파이프라인을 적용하여 동작한다. 이러한 파이프라인 한 단의 주기는 보통 최악의 상황에서도 동작을 보장하도록 결정되어 높은 전송 대역폭과 고성능 연산기를 요구하고 연산기가 일을 하지 않고 쉬는 사이클이 많아지는 결과를 초래한다. 본 논문에서는 이러한 연산기의 쉬는 사이클을 줄이고 데이터 전송 대역폭과 연산기 성능 요구 조건을 완화시킬 수 있는 적응적 파이프라인 구조를 채택한 효율적인 영상 복호기 구조를 제안한다. 제안한 구조에서는 파라미터와 계수는 핸드셰이킹 방식으로 전용 신호선을 통해 전달되고 복호된 영상 데이터는 AMBA AHB 네트워크를 통해 메모리에 저장하거나 읽어 온다. 각 블록의 복호 처리 시간은 영상의 특성에 따라 가변적으로 변하고 각 연산기는 데이터가 준비되면 언제든지 동작을 할 수 있다. 제안한 구조에 따라 H.264 복호기를 설계하였고 FPGA를 이용하여 동작을 검증하였다.

• 한국멀티미디어학회논문지
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• 제15권10호
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• pp.1247-1256
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• 2012

필터를 기반으로 하는 영상 처리 알고리즘은 많은 연산과 메모리 접근으로 인해 임베디드 환경에서의 실시간 동작이 어렵다. 본 논문에서는 필터 기반의 얼굴 검출 하드웨어 엔진을 임베디드 환경에서 실시간으로 동작시키기 위해 파이프라인 구조로 설계하고 검증하였다. 얼굴 검출 알고리즘은 입력으로 들어온 영상에서 학습된 얼굴의 특징 데이터를 이용하여 얼굴의 위치를 찾는 연산을 수행한다. 이를 하드웨어로 구현하기 위해 알고리즘의 연산을 파악하여 중복되는 연산을 병렬 처리하고 라인 메모리를 이용하여 메모리 접근을 최소화하여, 이것을 기반으로 파이프라인 구조의 하드웨어를 설계하였다. 하드웨어 구조는 Resize, ICT(Improved Census Transform), Find Candidate 등의 3 단계로 나뉘어져 있으며, 총 507KByte의 내부 SRAM을 사용하였다. ARM Cortex A8 프로세서와 Xilinx사의 Virtex5LX330을 이용하여 검증한 결과 9,039 LUTs를 사용하였고 최대 동작 클록은 165MHz로, VGA($640{\times}480$) 해상도에서 108 frame/sec의 동작속도로 최대 20명까지 검출이 가능한 것을 확인하였다.

• 정보보호학회논문지
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• 제15권5호
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• pp.3-11
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• 2005

본 논문은 ARS 암호프로세서의 성능분석모델을 제안하였다. 제안된 모델은 M/M/1 큐잉 모델을 기반으로 포아송 분포를 트래픽 입력으로 가정하였다. 모델을 이용한 성능분석결과 1kbyte 패킷입력에서 ARS 암호화 10라운드를 1클록에 처리하게끔 설계된 파이프라인 구조가 10클록에 처리되는 비-파이프라인 구조에 비하여 $4.0\%$ 정도의 성능향상만을 확인하였다. FPGA상에서 AES 암호프로세서를 구현한 결과 파이프라인 구조는 비-파이프라인 구조와 비교하여 게이트 수는 3.5배 크게 소요되었으나 성능은 $3.5\%$의 증가만을 나타내었다. 제안된 모델은 네트워크 컴퓨터에 사용될 AES 암호프로세서 설계 시, 최적의 가격대성능비를 갖는 구조를 제시할 수 있을 것으로 기대된다.

• 한국통신학회논문지
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• 제37B권9호
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• pp.795-805
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• 2012

본 논문에서는 분산 메모리 아키텍처를 사용하는 멀티프로세서에서 가장 병목 현상이 심한 집합통신 중 브로드캐스트를 위한 알고리즘 및 하드웨어 구조를 제안한다. 기존 시스템의 파이프라인 브로드캐스트 알고리즘은 전송 대역폭을 최대로 활용하는 알고리즘 이다. 하지만 파이프라인 브로드캐스트는 데이터를 여러 조각으로 나누어서 전송하기 때문에, 불필요한 동기화 과정이 반복된다. 본 논문에서는 동기화 과정의 중복이 없는 서킷 스위칭 기반의 파이프라인 체인 알고리즘을 위한 MPI 유닛을 설계하였고, 이를 systemC를 통하여 모델링하여 평가하였다. 그 결과 파이프라인 브로드캐스트 알고리즘과 비교하여 브로드캐스트 통신의 성능을 최대 3.3배 향상 시켰고, 이는 통신 버스의 전송대역폭을 거의 최대로 사용하였다. 그 후 verilogHDL로 하드웨어를 설계하였고, Synopsys사의 Design Compiler를 사용하여 TSMC 0.18 공정 라이브러리에서 합성하였으며 칩으로 제작하였다. 합성결과 제안하는 구조를 위한 하드웨어는 4,700 게이트(2-input NAND gate) 면적으로, 전체 면적에서 2.4%을 차지하였다. 이는 제안하는 구조가 작은 면적으로 MPSoC의 전체적인 성능을 높이는데 유용하다.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2011년도 추계학술대회
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• pp.113-116
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• 2011

고해상도 이미지 센서를 장착한 고가의 모바일 제품들이 확산되면서 중간값 필터에 기반을 둔 잡음 제거 필터의 필요성이 증가하고 있다. 이는 초박형 카메라에 내장된 이미지 센서의 물리적인 수광부 면적이 줄어듦에 따라 이미지 센서의 SNR이 떨어지기 때문이다. 게다가 영상의 해상도가 매우 높기 때문에 잡음제거 필터는 초고속으로 동작해야 한다. 따라서 잡음 제거 필터의 핵심 기능인 중간값 필터는 높은 동작주파수에서도 효과적으로 동작해야 한다. 초고속으로 동작하는 필터를 하드웨어로 구현하려면 입출력 간의 물리적 지연시간을 클럭의 주기 단위로 나누어서, 시분할하여 순차적으로 처리하는 파이프라인 구조를 가져야 한다. 파이프라인 단계는 많은 비용이 소모되는 레지스터로 구현되므로 파이프라인 단계를 줄이는 것이 바람직하다. 본 논문에서는 입력부터 출력까지의 물리적 지연시간이 데이터의 수에 비례하는 기존의 중간값 필터와 달리, 데이터 수의 로그값에 비례하는 중간값 필터의 구조를 제안한다. 제안한 중간값 필터는 서로 다른 값을 가지는 데이터 집합에서의 중간값은 자신보다 큰 원소의 수와, 작은 원소의 수가 같다는 사실을 이용하며, 버블 정렬 구조에 기반을 둔 중간값 필터에 비해서 같은 동작주파수에서의 게이트 수가 25.3% 줄어든다. 중간값 필터는 잡음제거나 위색제거 등에서도 널리 사용되고 있으므로, 제안한 구조의 중간값 필터는 초고속으로 동작하는 이미지 신호 처리기의 효과적인 구현에 적합하다.