• 한국시뮬레이션학회논문지
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• 제26권3호
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• pp.13-22
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• 2017

본 연구는 시뮬레이션을 진행하면서 그 결과를 실시간으로 시각화하는 경우에 파이프라이닝 병렬처리 기법을 적용하여 성능을 개선할 수 있음을 보인다. 일반적으로 실시간 시각화를 포함한 시뮬레이션에서는 모델을 실행하는 프로세스와, 시뮬레이션 결과를 시각화 도구로 전송하는 프로세스, 결과를 받아서 시각화 하는 3개의 프로세스가 있다. 만약 이 프로세스들을 직렬화해서 실행하면 전체 실행시간이 매우 길어져서 시각화의 성능이 저하될 수밖에 없다. 본 연구에서는 기존의 직렬 방식 대신에 파이프라이닝 병렬처리 기법을 적용하여 성능을 개선하고자 한다. 추가적으로 각 프로세스에 다중 스레드 기능을 더하여 더 큰 성능의 개선이 있음을 보인다. 이를 위해 본 논문은 제안된 기법에 대한 이론적 성능모델을 세우고 최대, 최소 성능 향상 조건을 이론적으로 해석하였으며 모의실험하였다. 이 이론을 바탕으로 실시간으로 시각화하는 실시간 공중전 시뮬레이션에 적용한 결과 기존의 직렬화된 실행 성능보다 제안된 이론을 적용한 후의 실행 성능이 크게 향상되었음을 보였다.

• 한국HCI학회:학술대회논문집
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• 한국HCI학회 2006년도 학술대회 1부
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• pp.766-771
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• 2006

현재 많은 신경망의 하드웨어 구현은 부동 소수점 연산에 비해서 적은 면적과 빠른 수행시간을 가지는 고정소수점 연산을 많이 사용하지만, 소프트웨어에서는 일반적으로 높은 정확도를 가지는 부동소수점 연산을 사용한다. 신경망의 하드웨어 구현에서 많이 사용하는 고정소수점 연산은 부동소수점 연산에 비해서 빠른 처리속도와 적은 면적으로써 쉽게 하드웨어 구현에 용이하지만, 부동소수점 연산에 비해서 낮은 정확도와 기존의 부동소수점 연산을 사용하는 소프트웨어 신경망을 쉽게 적용할 수 없는 단점을 가진다. 본 논문에서는 부동소수점 연산을 사용하여 문자 추출 MLP의 데이터 변환 없이 적용할 수 있는 전체 파이프라이닝 설계 구조를 제안한다. 제안된 설계방법은 신경망의 전체 구조를 입력층과 은닉층을 링크 병렬화 방법과 은닉층과 출력층을 뉴런 병렬화 방법을 개선하여 쉽게 파이프라이닝 구조로 설계함으로써 신경망 처리는 은닉층 뉴런수와 동일한 주기로 처리되며, 기존의 문자추출 소프트웨어 신경망을 제안된 하드웨어 설계방법으로 구현하였을 때 11배의 빠른 성능을 나타낸다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2010년도 추계학술발표대회
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• pp.1632-1634
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• 2010

고성능 재구성형 어레이 아키텍처는 애플리케이션에 내재된 병렬성을 충분히 활용하도록 풍부한 하드웨어 리소스로 구성되어 있다. 이러한 하드웨어 리소스는 소프트웨어 파이프라이닝 기반 코드할당 기법을 통하여 사용된다. 이러한 코드할당 기법은 기존의 소프트웨어 파이프라이닝 기법에 FPGA 에서의 라우팅 & 위치선정기법이 연결된 형식으로 구성된다. 이러한 기존의 연구들은 데이터 흐름 (data flow)을 단순한 형태로 가정하여 개발되었다. 따라서 루프 코드 펼침 (loop unrolling)에 따라서 발생되는 데이터 복사에 의한 흐름 (copy flow)은 코드 매핑할 때 고려하지 않기 때문에 소프트웨어 파이프라이닝 적용시 네트웍 리소스의 중복사용으로 인한 데이터 충돌문제(data congestion)로 Minimum Initiation Interval (MII)증가에 따르는 성능 저하가 발생할 수 있다. 본 연구에서는 다양한 데이터 복사 흐름까지 고려하도록 데이터 의존도 그래프 (Data Dependence Graph, DDG)를 확장하여 스케쥴링 단계에서 데이터 충돌 지연에 의한 MII 증가를 방지하여 최적의 시스템 성능을 얻도록 코드 할당 기법을 개발하였다.

• 한국음향학회지
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• 제13권1호
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• pp.108-121
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• 1994

본고에서는 일반적인 디지틀 필터의 설계 방법과 설계시 고려 사항을 살펴보고, 특히 실시간 구현이 어려운 고속 IIR 디지틀 필터의 설계 방법에 대하여 고찰하였다. 현재의 발달된 VLSI 기술의 잇점을 최대로 활용하기 위한 병렬 및 파이프라이닝 필터들의 구조 및 특성을 비교하였으며, 실제 하드웨어를 구현하는 여러가지 방법들을 상술하였다. 또한 각 연산 소자를 고속으로 구현하기 위한 비트레벨 구조및 수체계(Numer System)에 대해 알아보고, 이를 이용한 파이프라이닝 필터의 설계 예를 보였다. 필터의 구조에 따라 유한 길이 레지스터(FWL)의 영향이 달라지며, 제안된 새로운 구조에 대한 FWL영향의 분석이 항시 수행되어야 한다. 디지틀 필터에서의 FWL영향과 그 분석 방법, 그리고 이를 줄이기 위한 설계 방법에 대해 기술하였다. 디지틀 필터를 포함한 많은 디지틀 신호 처리 알고리즘이 내재된 병렬성을 갖고 있으며, 이들의 효율적인 하드웨어 실현을 위해 본고에서 고찰한 기술들이 적용될 수 있다.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제4권10호
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• pp.337-342
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• 2015

이 논문에서는 소수 추출 방법인 Sieve of Eratosthenes 알고리즘을 병렬화하여 실행 시간과 에너지 소모 면에서 개선된 효과를 얻고자 실험을 진행하였다. 성능 개선을 위해 부하 균등화를 정교하게 조절하도록 파이프라인 작업 방식을 도입하였고, 멀티코어 컴퓨터 클러스터에 하이브리드 병렬 프로그래밍 모델을 활용하여 효과를 높였다. 소규모 컴퓨터 클러스터와 저전력 컴퓨터에서 구현, 실험한 결과 이전 방식보다 연산 속도가 향상되었고, 에너지 사용량도 감소함을 확인하였다.

• 한국정보처리학회논문지
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• 제2권4호
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• pp.466-476
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• 1995

본 논문은 VLIW(Very Long Instruction Word) 시스템에 대한 파이프라이닝 알고리 즘 문제와 파이프라인 처리에서 발생되는 시간 지연을 최소화할 수 있는 효율적인 파 이프라인 처리 방법에 대해 서술하였다. 제안된 알고리즘은 병렬로 수행하면서 병렬 파이프라인 처리되며, 기본 오퍼레이션의 조합으로 응용 목적에 따라 다양한 기능을 수행하는 명령어의 설계가 가능하다. 본 논문에서는 프로세서의 파이프라인 알고리즘 효율성과 제안된 방법에 의해 시간 지연이 최소화됨을 다른 파이프라인 방법과의 비교 분석을 통해 증명해 보인다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2010년도 추계학술발표대회
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• pp.1642-1643
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• 2010

멀티미디어 도메인의 응용 프로그램에는 풍부한 병렬성이 내재하기 때문에 VLIW (Very Long Instruction Word) 형식의 신호처리 프로세서가 많이 사용되고 있다. VLIW 프로세서를 구성하는 복수의 연산처리유닛 (processing unit, PU)의 사용률은 컴파일러의 명령어 스케쥴러의 성능에 의하여 결정된다. 명령어들 사이의 병렬성을 분석하여 동시 수행가능한 명령어들을 각기 다른 PU 에서 수행되도록 프로그램 코드를 최적화한다. 하지만 기존의 명령어 스케쥴러는 복잡한 데이터 디펜던스 그래프 (data dependence graph, DDG)를 구성하여 복수의 PU 를 충분히 사용하도록 하지 못하는 문제점을 내재하고 있다. 이는 명령어 스케쥴러가 각 레지스터 사용시간을 별도로 고려하지 않기 때문에 실제로 내재된 데이터 디펜던스 보다 복잡성이 높은 디펜던스 그래프를 구성하게 되어 스케쥴러가 올바르게 최적화된 코드 스케쥴링 결과를 제공하지 못하기 때문이다. 본 연구에서는 레지스터의 라이프타임을 다른 레지스터를 이용하여 적절히 끊어주는 것으로 데이터 디펜던스 복잡도 완화하여 시스템 성능 향상의 가능성을 보이고 있다.

• 한국콘텐츠학회논문지
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• 제13권2호
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• pp.44-51
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• 2013

인터넷에서 초고속 서비스의 제공을 위해서, 라우터는 신속하게 IP 주소 검색을 수행해야 한다. 본 논문에서는 4 단계의 파이프라인으로 구성된 하이브리드 방식의 병렬 IP 주소 검색 구조를 제안한다. 단계 2의 다중 SRAM과 단계 3의 분할 TCAM을 사용하여 저렴한 비용으로 병렬화를 이루고, 파이프라이닝을 통해 처리율을 향상시켰다. 단계 1에서 스마트 분배기는 선행된 IP 주소와 동일한 주소를 다음 단계로 진입시키지 않고 선행의 검색 결과를 그대로 활용하게 한다. 이에 따라, 캐싱 효과에 의해 검색 처리율을 더욱 향상시키고, 단계 3인 TCAM bank로의 접근 충돌도 완화시킬 수 있다. 마지막 단계의 재정렬 버퍼는 처리된 IP 주소 순서를 입력 순서에 맞도록 재조정하는 기능을 수행한다. 또한, 실제 사용되는 라우팅 테이블과 Zipf 법칙에 따라 생성된 트래픽 분포를 사용하여, 병렬 파이프라인 IP 검색 구조의 성능을 기존의 하이브리드 구조와 비교하여 평가한다.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2010년도 하계학술대회
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• pp.224-226
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• 2010

컴퓨터 생성 홀로그램(computer-generated hologram, CGH) 기법은 광학 신호들을 근사화한 후 PC에서 수학적인 연산으로 디지털 홀로그램을 생성하는 기술이다. 본 논문에서는 CGH 기법을 하드웨어로 구현할 경우 완벽한 병렬처리와 파이프라이닝이 가능하도록 연산식을 최적화하는 방법을 제안한다. 제안한 방법은 홀로그램의 이전 좌표에서 계산된 값에 일정한 값을 더하여 홀로그램을 생성하는 반복가산 기법의 일반항을 분석하여 하드웨어에 최적화된 수식으로 변형하는 것이다. 최적화된 수식의 경우 현재 좌표의 홀로그램을 계산하기 위해 이전 좌표에서 연산되었던 결과값을 기다렸다 이용하지 않기 때문에 실시간 디지털 홀로그래피를 위한 전용 하드웨어의 설계에 적합할 것이다.

• 대한전자공학회논문지SP
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• 제48권2호
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• pp.41-52
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• 2011

H.264/AVC의 디블록킹 필터는 복호화기 전체의 계산 복잡도 중 큰 비중을 차지하기 때문에, H.264/AVC 복호화기의 실시간 구현을 위해서는 디블록킹 필터의 계산 복잡도를 줄이는 것이 매우 중요하다. 디블록킹 필터의 계산 복잡도가 높은 이유는 여러 단계의 조건 분기문이 많고 메모리 접근이 자주 일어나기 때문이다. 따라서, 본 논문에서는 분기문과 메모리 접근을 최소화하는 디블록킹 필터의 구조를 제안하고, 필터 연산의 병렬화를 위해 소프트웨어 파이프라이닝이 가능하도록 하는 최적화 방법을 제안한다. 제안하는 방법은 TMS320C64x+ 계열의 DSP의 TMS320DM6467 EVM 보드에 구현하여 최적화를 진행하였다. 실험 결과, 최적화된 디블록킹 필터는 FFmpeg의 디블록킹 필터와 비교하였을 때 평균 약 46%의 사이클이 감소되었다.