스핀 밸스 트랜지스터를 소형화 할 수 있는 공정 기술을 소개한다. 스핀 밸브 트랜지스터는 두 개의 실리콘 에미터, 컬렉터 사이에 다층 자성 금속 박막이 존재하는 구조를 갖고 있는 스핀트로닉스 소자이다. SU8을 절연층으로 사용한 접촉 패드의 도입, 실리콘 온 인슐레이터의 사용, 그리고 이온빔/습식 복합에칭 공정의 적용으로 수 ${\mu}m$까지 소형화 할 수 있었다. 트랜지스터의 소형화에 따른 특성 변화는 관찰되지 않았으며, 기존의 트랜지스터와 동일한 $240\%$의 자기전류값을 나타내었다.
사물인터넷 시대를 맞이하여 센서의 중요성이 증가하고 있고 특히 신체에 착용 가능한 웨어러블 전자 센서에 대한 요구가 급격히 증가하고 있다. 플렉서블 유기 트랜지스터는 유연성과 뛰어난 감도를 지니고 있고 값싼 생산이 가능하여 웨어러블 전자센서의 구현을 위한 가장 적합한 후보 중 하나이다. 본 글에서는 플렉서블 유기 박막 트랜지스터의 물리 센서와 생체 센서로의 응용에 대해 살펴보고 관련 기술의 발전방향에 관하여 살펴본다.
1947년 트랜지스터의 발명과 더불어 시작된 반도체산업은 과거 어느 산업분야에서도 볼 수 없었던 초스피드로 발전하여 겨우 30년이 지난 오늘날에는 콩알만한 실리콘 조각위에 전자 계산기를 올려 놓을 수 있을 만큼 발달 되었다. 우리나라에서도 급속히 발전하는 전자산업과 더불어 반도체 부품 생산이 개시되어 본격적인 기반을 구축하고 있다. 현재 국내 유일의 반도체 부품 제조회사이며 바이폴라 트랜지스터를 순국내 기술만으로 개발 1년만에 국내 수요의 20%를 공급하기에 이른 삼성 반도체(주)의 바이폴라 트랜지스터 기술을 살펴본다.
본고에서는 트랜지스터의 게이트 크기, 연결관계를 표현하는 입력 회로 정보와 트랜지스터가 배치될 규격을 표시하는 78개의 rule을 이용해 효과적인 배치를 행하는 rule based 배치 프로그램에 대해 기술했다. 본 연구의 결과는 이후 진행될 배선 연구에 이용되어 트랜지스터 회로의 레이아웃 시스팀을 구축하기 위해 응용될 것이다. 프로그램은 VAX-II/750 UNIX 4.2 BSD하의 Franzlisp으로 개발되었다.
산화물 반도체 기반 박막 트랜지스터가 국내에서 본격적으로 연구 개발 된 지 10년 만에 대면적 OLED TV에 적용되었다. 전기적인 신뢰성뿐만 아니라, 광학적 신뢰성도 검증되어, 앞으로 산업계에서 그 적용 확대가 기대되고 있는 상황이다. 그렇지만, 향후 큰 성장이 예상되는 고해상도 플렉시블 디스플레이에 적용 가능한 높은 수준의 전기적 특성뿐만 아니라, 저온공정도 만족시킬 수 있는 박막 트랜지스터 개발이 필요한 실정이다. 이러한 측면에서 LTPS, 유기물 박막 트랜지스터에 비해, 산화물 박막 트랜지스터는 250도 이하의 저온공정에서도 고이동도 및 고신뢰성을 확보할 수 있는 좋은 대안이 될 수 있을 것이다. 본 강연에서는 플렉시블 기판에 적용 가능한 산화물 박막 트랜지스터 기술 및 개발 동향에 대해 발표할 예정이다.
본 발표에서는 flexible display의 back plane 구동 소자, organic sensor, 그리고 organic radio frequency identification (RFID) Tag 등으로의 응용을 목표로 최근 활발히 연구 중인 유기 반도체 박막 트랜지스터에 대한 소개를 바탕으로 유기 반도체를 전자회로 분야에서 사용하기 위해 해결해야 할 문제점과 연구 개발이 절실히 필요한 부분에 대해 소개하고 자 함. organic RFID 응용 기술에 초점을 두고 RFID 기술의 개요, 종류, 주파수 대역 등에 대한 기초적인 지식을 바탕으로 organic RFID의 향후 시장 전망에 대해 토론한 후 현재 PolyIC, Organic ID, IMEC 등의 선진사에서 상용화를 목표로 활발히 연구 중인 organic RFID의 세계적 기술 수준과 최근 연구 결과들을 공유하고자함. 최근 ETRI에서 향 후 바코드 대체용으로 활발히 연구 중인 item level tagging용 13.56 MHz프린팅 RFID 기술을 소개하고 이를 구현하기 위한 유기반도체 트랜지스터, 정류기 등 다양한 종류의 회로들을 프린팅 소재와 공정으로 제작할 때의 문제점을 공유하고, 더 나아가 프린팅 전자 소자의 상용화를 위한 향 후 연구 개발 주제 및 방향 등에 대해 토론하고자함.
무어의 법칙을 근간으로 하는 전계효과 트랜지스터는 매 18개월마다 0.7배씩의 성공적인 소형화를 거듭하여 최근에는 50nm 크기로 구성된 약 1억 개의 트랜지스터가 집적된 칩을 생산하고 있다. 그러나 트랜지스터의 크기가 50nm 이하로 줄어들면서는 단순한 소형화 과정은 근본적인 물리적인 한계에 접근하게 되었다. 특히 게이트 절연막의최소 두께는 트랜지스터의 소형화에 가장 직접적인 중요한 요소이나, 실리콘 산화막의 두께가 2nm 이하가 되면서 게이트 절연막을 집적 터널링하는 전자에 의한 누설전류의 급격한 증가로 인하여 그 사용이 어려워지고 있는 추세이다. 따라서 본 논문에서는 트랜지스터의 소형화에 악영향을 미치는 물리적인 한계요소에 대하여 살펴보고, 이러한 소형화의 한계를 뛰어넘기 위한 노력의 일환으로 연구되고 있는 이중게이트 구조의 트랜지스터, 쇼트키 트랜지스터, 나노선을 이용한 트랜지스터 및 분자소자 등의 새로운 소자구도에 대하여 살펴보고자 한다.
정보처리의 다양화, 고속화를 위하여 장래의 집적회로는 다량의 정보를 단시간에 처리하지 않으면 안된다. 종래, 3년에 4배의 고집적화가 실현되어 LSI개발에 기술 견인차의 역할을 하고 있는 DRAM(Dynamic Random Access Memory)은 미세화기술의 한계를 우려하면서도 오히려 개발에 박차를 가하고 있다. 이러한 DRAM의 미세, 대용량화에는 미세가공 기술, 새로운 메모리 셀과 트랜지스터 기술, 새로운 회로 기술, 그 이외에 재료박막기술, Computer aided design/Design automation(CAD/DA) 기술, 검사평가기술 혹은 소형팩키지(package)기술등의 광범위한 기술발전이 뒷받침되어 왔다. 그 중에서 미세가공 기술 및 새로운 트랜지스터 기술과 메모리 셀 기술을 중심으로 개발 동향을 살펴보고 최근에 발표된 1Gbit DRAM의 시제품 기술에 대하여 분석해 보기로 한다.
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[게시일 2004년 10월 1일]
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