• The Journal of Korean Association of Computer Education
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• v.7 no.6
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• pp.129-139
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• 2004

In developing highly reliable systems such as C4I systems formal methods provide both developers and clients with assurance that they are in the right development processes. This paper investigates into techniques for formal specifications and tests for software components where rigorous verification is required. In particular, the paper suggests decomposition techniques for state-model based specifications using the weakest precondition, and suggests test methods for the specification by generating black box test-cases.

• Proceedings of the Korean Society of Computer Information Conference
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• 2020.01a
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• pp.225-228
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• 2020

대학의 게임개발 프로젝트에서 QA를 수행하기 위해 필요한 테스트 베이시스를 확보하기 쉽지 않다는 문제가 있다. 이렇게 테스트 베이시스가 부족한 경우 경험기반 테스트 기법이 대안이 될 수 있다. 탐색적 테스팅은 경험기반 테스트 기법 중에서도 체계화가 되어 있는 기법이다. 본 논문에서는 탐색적 테스팅을 활용할 경우에 필요한 탐색적 테스팅 수행 절차와 보고서 양식을 제시하였다. 본 논문에서 제안하는 QA 프로세스와 양식은 실제 게임개발 프로젝트에서 유용하게 적용할 수 있다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.42 no.12
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• pp.79-90
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• 2005

In this paper, we propose a new clustered reconfigurable interconnect network (CRIN) BIST to improve the embedding probabilities of random-pattern-resistant-patterns. The proposed method uses a scan-cell reordering technique based on the signal probabilities of given test cubes and specific hardware blocks that increases the embedding probabilities of care bit clustered scan chain test cubes. We have developed a simulated annealing based algorithm that maximizes the embedding probabilities of scan chain test cubes to reorder scan cells, and an iterative algorithm for synthesizing the CRIN hardware. Experimental results demonstrate that the proposed CRIN BIST technique achieves complete fault coverage with lower storage requirement and shorter testing time in comparison with the conventional methods.

• KIPS Transactions on Software and Data Engineering
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• v.6 no.6
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• pp.293-302
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• 2017

This paper proposes a method that generates test cases from Simulink/Stateflow(SL/SF) using a SMT (Satisfiability Modulo Theory) solver, Yices and information of SL/SF model. The most difficult problem to generate test cases from SL/SF model is to solve reachability problem. In the propose method, Yices and the tables built with the model information are utilized to solve the reachability problem. The method utilizes the SMT model, that is the SL/SF model transformed in Yices. The tables built from SL/SF are used for backward processing of the proposed method and increases test generation efficiency. A commercial refrigerator model and two car ECU (Electrical Control Unit) models are used to evaluate the performance of the proposed algorithm..

• The Journal of Korean Institute of Communications and Information Sciences
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• v.27 no.1C
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• pp.96-102
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• 2002

Current testing(Iddq testing) on monitoring the quiescent power supply current is an efficient and effective method for CMOS bridging faults. The applicability of this technique, however, requires careful examination. Since cardinality of bridging fault is O($n^2$) and current testing requires much longer testing time than voltage testing, it is important to note that a bridging fault is untestable if the two bridged nodes have the same logic values at all times. Such faults should be identified by a good ATPG tool; otherwise, the fault coverage can become skewed. In this paper, we present an object-oriented redundant fault detection scheme for efficient current testing. Experimental results for ISCAS benchmark circuits show that the improved method is more effective than the previous ones.

• Journal of KIISE:Software and Applications
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• v.33 no.1
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• pp.44-57
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• 2006

With the rapid growth of network technology, two or more products from different vendors are integrated and interact with each other to perform a certain function in the latest systems. Thus. interoperability testing is considered as an essential aspect of correctness of integrated systems. Interoperability testing is to test the ability of software and hardware on different machines from different vendors to share data. Most of the researches model communication system behavior using EFSM(Extended Finite State Machines) and use EFSM as an input of test scenario generation algorithm. Actually, there are many studies on systematic and optimal test case generation algorithms using EFSM. But in these researches, the study for generating EFSM model which is a foundation of test scenario generation isn't sufficient. This study proposes an EFSM generating technique from informal requirement analysis document for more complete interoperability testing. and implements prototype of Test Case Generation Tool generating test cases semi-automatically. Also we describe theoretical base and algorithms applied to prototype implementation.

• Proceedings of the Korea Information Processing Society Conference
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• 2002.11c
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• pp.2115-2118
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• 2002

이 논문에서는 정형적 명세를 이용하여 테스트 데이터를 추출하는 방법을 제안한다. 복잡하고 구성요소가 다양한 웹 프로그램의 기능을 Object-Z 정형 명세 언어를 이용하여 핵심적으로 나타낸다. 이로부터 상태 모델을 구성하고 최상위 레벨의 STD 에서 세부적으로 STD 를 추가하여 테스트 시나리오를 추출한다. 실험 대상은 웹 뱅킹 업무로 정하고 계좌개설 과정의 테스트 데이터를 추출하였다. 제안한 방법은 사용기반 테스트 기법과 결합하여 웹 소프트웨어의 테스트 자동화에 중요한 요소가 될 것이다.

• Journal of KIISE:Computer Systems and Theory
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• v.28 no.4
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• pp.204-212
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• 2001

본 논문에서는 조합논리회로의 테스트 컴팩션을 위한 두 가지 효율적인 알고리즘을 제안한다. 제안된 알고리즘들은 각각 동적인 컴팩션 기법과 정적인 컴팩션 기법을 사용하고 있으며, 실험을 위해 기존의 ATPG시스템인 ATALANTA에 통합 구현하였다. ISCAS85와 ISCAS89(완전스캔 버전) 벤치마크 회로에 대한 실험에서 본 시스템은 기존에 발표된 다른 컴팩션 알고리즘에 비하여 보다 작은 테스트 집합을 보다 빠르게 생성하였으며, 실험 결과를 통하여 제안된 알고리즘들의 유효성을 입증할 수가 있었다.

• Proceedings of the Korean Information Science Society Conference
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• 2001.10c
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• pp.7-9
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• 2001

ASIC 설계에서 gated clock으로 동작하는 clock을 입력으로 받는 회로들은 스캔 테스트를 수행하기에 용이하지 않다. 이러한 회로들에 대하여 스캔 테스트기법을 적용하기 위한 설계변경기술을 제안한다. 제안하는 설계변경기술은 비동기 회로를 동기 회로로 변환함으로써 스캔 기법을 적용할 수 있는 회로로 변환하게 된다. 이로써 테스트를 좀 더 용이하게 수행할 수 있을 뿐 아니라 결함 시험도를 높이게 되는 효과를 가져올 수 있다.

• Proceedings of the Korean Information Science Society Conference
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• 1999.10a
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• pp.569-571
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• 1999

소프트웨어의 신뢰도는 하드웨어의 신뢰도와 고장메타니즘이 다르므로 하드웨어의 신뢰도 모델을 그대로 이용할 수 없다. 소프트웨어의 신뢰도를 추정하기 위한 방법은 그동안 Jelinski-Moranda(JM) 모델을 비롯하여 많은 기법이 연구되었다. 그러나, 아직까지 만족하다고 인정할 만한 신뢰도모델링은 개발되지 않았다. 본 연구에서는 소프트웨어의 테스트를 통하여 검출되는 에러 개수의 추세를 가지고 비제차포아송과정(NHPP)의 파라미터를 찾아 신뢰도함수를 구하고자 하며, 아울러, 테스트중단시간을 결정하고자 한다. 파라미터를 찾는 방법은 maximum likelihood estimate(MLE) 기법을 이용하며, 테스트 중단시간은 구해진 파라미터를 신뢰도 함수에 대입하여 결정한다.