• The Journal of Korean Institute of Communications and Information Sciences
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• v.23 no.8
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• pp.2064-2071
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• 1998

A new digital clock level translator has been designed in order to produce a clock source of the internal logic circuits. The translator output has 50% duty ratio from small sinusoidal input such as TCXO which oscillates itself in poratable components. The circuit consists of positive and negative comparators, RS latch, charge pump, and reference vol- tage generator. It detects pulse width of the output waveform and feedbacks the control signal to the input com-parator. It detects pulse width of the output waveform and feedbacks the control signal to the input com-parator reference, producing output waveform with valid 50% duty ratio of the digital signal level. The designed level translator can be used as a sampling clock source of ADC, PLL and the colck source of the clock synthesizer. The circuit wasdesigned in a 0.8.mu.m analog CMOS technology with double metal, double poly, and BSIM3 circuit simulation model. From our experimental results, a stable operating characteristics of 50 +3% duty ratio was obtained from the sinusoidal input wave of 370 mV.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.41 no.3
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• pp.101-108
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• 2004

A 16-bit adiabatic ALU(arithmetic logic unit) is designed. A simplified four-phase clock generator is also designed to provide supply clocks for the adiabatic circuits. All the clock line charge on the capacitive interconnections is recovered to recycle energy. Adiabatic circuits are designed based on ECRL (efficient charge recovery logic) using a 0.35${\mu}{\textrm}{m}$ CMOS technology. The post-layout simulation results show that the power consumption of the adiabatic ALU including supply clock generator is reduced by a factor of 1.15-1.77 compared to the conventional CMOS ALU with the same structure.

• The Transactions of the Korea Information Processing Society
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• v.2 no.4
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• pp.561-566
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• 1995

In the degraded mode, there is frequency-misalignment between the node clocks in a synchronous network. Therefore the phase differences between node clocks fluctuate greatly. To keep the phase difference under allowable level the pointer adjustment technique is used Unfortunately these processes cause an inherent pointer adjustment jitter, that accumulates in a chain of pointer adjustment systems. To analyze the jitter, computer simulation is carried and the results is compared with experimental jitter values.

• Journal of the Institute of Electronics Engineers of Korea TC
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• v.40 no.10
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• pp.79-88
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• 2003

We demonstrate a novel all-optical packet switching system that is suitable for optical ring networks. For the demonstration, video signals are encoded into optical packets which are composed of header and payload. The optical packets are all-optically processed at a switching node based on all-optical header processor, packet-level clock extraction, bit-level clock extraction, all-optical data format converter and so on.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.26 no.10B
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• pp.1470-1474
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• 2001

8B/10B 선로부호를 채택한 기가비트 이더넷 PCS 수신측에서는 동기부의 바이트 동기획득과 수신부의 디코딩을 위해 Running Disparity(RD) 에러인 데이터열을 검출해야 한다. 기존의 RD 에러 검출 방법은 직렬 입력 비트에서 RD 에러를 검출하였으나 제안하는 RD 에러 검출 방법은 125MHz 속도의 10비트 데이터열을 받아 4비트열과 6비트열로 나누어 바이트 클럭에 따라 RD를 계산하고 계산된 이전의 RD값과 현재의 RD값을 비교하며 RD 위반 에러 데이터를 검출한다. 이는 기존의 RD 에러 검출 방법이 비트 클럭과 니블 클럭에 따라 RD 에러를 검출하기 때문에 야기되는 초고속 처리에 대한 한계를 해결한 것이며 기가비트 이더넷에 적합한 새로운 RD 에러 검출 방법이다.

• Proceedings of the Korea Information Processing Society Conference
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• 2007.05a
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• pp.937-940
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• 2007

오늘날 대부분의 임베디드 시스템에서 사용하는 uClinux에서 기본적으로 프로세스가 이용할 수 있는 범위의 시스템 클럭은 10m/s 이상이다. 기존에는 무리하게 시스템 클럭의 속도를 무리하게 높여 더 높은 정밀도를 요구하는 프로세스를 처리해 왔다. 이는 시스템 리소스를 많이 사용함과 동시에 타이머 인터럽트를 처리하는 오버헤드도 상대적으로 증가하여 전체적으로 시스템의 성능과 안정성에 좋지 못했다. 이에 본 논문에서는 uClinux기반의 임베디드 장치와 Real-Time Clock(RTC)모듈과의 인터페이스 최적화 방안에 관하여 제안한다. 이로써 시스템 클럭을 사용하지 않고, RTC 자체의 인터럽트를 사용해서 작업을 진행해 나가기 때문에 시스템 리소스를 적게 사용하며, 시스템의 성능에 영향을 적게 준다. 또한 알고리즘적인 최적화를 사용 코드최적화를 사용하여 임베디드 시스템에서 가장 효율적으로 관리해야할 리소스인 메모리를 절약, 기존의 방식과 차별을 두었다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.38 no.2
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• pp.17-17
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• 2001

본 논문은 0.6㎛ CMOS 기술로 LZSS 알고리즘과 엔트로피 부호를 이용한 부호기/복호기 단일-칩의 본 논문은 0.6uul CMOS 기술로 LZSS 알고리즘과 엔트로피 부호를 이용한 부호기/복호기 단일-칩의 VLSI 설계 및 구현에 관하여 기술하였다. 처리 속도 50MHz를 갖는 사전탐색처리장치(DISP)의 메모리는 2K×Bbit 크기를 사용하였다. 이것은 매번 33개 클럭 중 한 개의 클럭은 사전의 WINDOW 배열을 갱신으로 사용하고 나머지 클럭은 주기마다 한 개의 데이터 기호를 바이트 단위로 압축을 실행한다. 결과적으로, LZSS 부호어 출력에 엔트로피 부호를 적용하여 46%의 평균 압축률을 보였다. 이것은 LZSS에 보다 7% 정도의 압축 성능이 향상된 것이다.

• Proceedings of the Korean Society of Computer Information Conference
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• 2013.07a
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• pp.69-72
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• 2013

본 논문은 TPSN 알고리즘의 시각 동기화 오차를 개선하기 위하여 Imote2 센서 노드의 클럭 드리프트 특성을 적용하는 개선된 TPSN 알고리즘을 제안한다. 클럭 드리프트의 원인은 주로 수정발진기에 기인한다. 본 연구에서는 온도 및 습도 등 환경 조건이 비슷할 경우에 드리프트가 크게 차이나지 않는다는 실험 결과에 따라 드리프트의 평균값을 구하고 이를 TPSN 동기화 오차 보정에 사용한다. 이때 적용되는 드리프트 특성 값은 센서 노드 설치 이전에 미리 측정하여야 한다. 실험을 통하여 본 논문에서 제안한 개선된 TPSN 알고리즘이 동기화 오차 개선에 효과적임을 확인하였다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.10 no.9
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• pp.1633-1640
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• 2006

The problem of reducing power dissipation while simultaneously delivering acceptable levels of performance is becoming a critical concern in high pelf[mann system design. In this paper, we present this power dissipation problem from the clock generation and distribution side. We examine clock power efficiency and several applications as well as wireless communication circuits.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.30 no.12A
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• pp.1120-1135
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• 2005

In this paper, We have design and implement the network synchronization module for NG-SDH system having 120 Gbps capacity. and also evaluate the performance of it. We also propose analyzing algorithm clock characterisrics on NG-SDH node clock based on the evaluation results.