• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2001년도 추계 기술심포지움
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• pp.217-221
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• 2001

Poly-Si/SiO$_2$/Si의 하부기판구조 위에 Co금속을 E-beam evaporation 방식으로 증착하고 급속 열처리 방식을 통해 inkjet 프린터헤드의 heater로 사용 할 수 있는 코발트실리사이드를 형성하였다. RTA로 열처리 온도와 시간을 변수로하여 코발트실리사이드의 가장 안정적 결정상 및 성분분포를 찾고 이렇게 제작된 박막의 면저항과 표면특성을 통해 고온에서 사용 할 수 있는지를 연구하였다. 박막을 발열체(400~$600^{\circ}C$)로 사용하기 위해서는 발열체가 외부배선과의 접촉 저항보다 커야하고 저항이 고온에서 크게 변하면 안 된다. 코발트 실리사이드는 80$0^{\circ}C$ 20sec에서 발열체로 사용하기에 적당한 특성을 보였다. 그러나 실리사이드반응이 RTA에서 40$0^{\circ}C$ 20sec에서 형성되기 시작하지만 열처리 온도를 높일수록 박막의 면저항과 상변화가 일어남으로 발열체로 사용 할 수 없고, 90$0^{\circ}C$ 20sec 이상에서는 표면의 거칠어짐으로 인해 면저항이 증가하는 현상을 보여 역시 발열체로 사용 할 수 없음을 알 수 있었다.

• 마이크로전자및패키징학회지
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• 제9권2호
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• pp.49-54
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• 2002

Poly-Si/$SiO_2$/Si 하부기판구조 위에 Co 금속을 E-beam evaporation 방식으로 증착하고 급속 열처리 방식을 통해 프린터 heater용 코발트실리사이드 박막을 형성하였다. 급속열처리 온도 (600~$900^{\circ}C$)와 시간 (20~40초)을 변수로 하여 코발트실리사이드의 결정상 및 성분분포를 조사하였다. 또한 제작된 박막의 면저항과 결정특성 분석을 통해 고온에서의 열적 안정성을 확인하였다. $800^{\circ}C$ 온도에서 20초간 급속열처리한 경우 면저항이 약 $0.8 \Omega /\Box$ 인 안정한 $CoSi_2$ 결정상의 코발트실리사이드 박막이 얻어졌다. 그러나 $700^{\circ}C$ 이하의 온도에서는 결정상의 변화에 따라 코발트실리사이드 박막의 면저항이 급격히 증가하였다. 코발트실리사이드 박막의 온도저항계수는 약 $0.0014/^{\circ}C$ 값을 나타내었으며, 프린터 발열체로 응용가능함을 확인 할 수 있었다.

• 한국반도체및디스플레이장비학회:학술대회논문집
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• 한국반도체및디스플레이장비학회 2003년도 춘계학술대회 발표 논문집
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• pp.47-50
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• 2003

잉크젯 헤드의 발열체에 적용하기 위해 $poly-Si/SiO_2/Si$ 의 다층기판 위에 결정화된 안정한 $SiO_2$ 코발트 실리사이드 박막을 증착하여 발열체를 제작하고 이들 발열체의 구조적 형상과 온도저항계수 등 전기적 특성을 조사하였다. $SiO_2$ 코발트실리사이드 박막의 형성은 금속 Co 박막을 급속 열처리장치를 이용하여 $800^{\circ}C$에서 20 초 동안 질소 분위기에서 열처리하여 실리사이드 박막을 형성하였다. 발열체의 온도저항계수 값은 약 $^0.0014/{\circ}C$ 값을 얻을 수 있었다. 인가전압 10V, 주파수 10 kHz 및 펄스간격 $1\mu\textrm{s}$ 인가시 발열체의 순간전력은 최대 2 watt를 나타내었다.

• 한국재료학회:학술대회논문집
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• 한국재료학회 1993년도 춘계학술발표회
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• pp.62-63
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• 1993

Salicide(Self-aligned) CoSi$_2$의 형성을 알아보기 위하여, 단결정 실리콘 기판내에 불순물 주입에 따른 실리사이드의 형성영향을 알아보는, As,BF$_2$를 주입 한 시편과, 코발트와 SiO$_2$를 증착한 시편을 준비하였다. RF sputtering 방식으로 각각의 기판위에 코발트를 증착 한 후 Rapid Thermal Annealing(RTA) 온도 400-100$0^{\circ}C$영역에서 20초 동안 열처리 하였다. RTA 온도 80$0^{\circ}C$에서 비저항이 약 18$\mu$$\Omega$-cm정도의 CoSi$_2$를 형성 시켰으며 SEM 과 $\alpha$-step 으로 확인된 Si 기판과 코발트 실리사이드의 계면 roughness 및 surface roughness는 우수하였고, CoSi$_2$의 두께 증가에 따른 실리콘 소모량의 증가에 따라 기판내에 있던 As,BF$_2$ 이온들이 실리사이드내로 재분포 되는 현상을 보였다.CoSi$_2$/Si 계면간의 열적안정성은 $N_2$분위기로 30분간 Furnace Annealing 온도 100$0^{\circ}C$까지 CoSi$_2$의 응집화 현상이 일어나지 않았다.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2001년도 추계 기술심포지움
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• pp.209-212
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• 2001

DRAM과 Logic을 하나의 칩 위에 제조하기 위한 EDL (Embedded DRAM and Logic) 기술에 코발트 실리사이드가 접촉저항을 낮추기 위해 사용된다. 본 연구에서는 코발트 실리사이드 제조에 사용되는 보호막이 CMOS 소자의 전기적 특성에 미치는 영향을 조사하였다. EDL 제조공정이 완전히 진행된 소자에 적용된 실리사이드가 누설전류에 미치는 영향을 비교하였다. 또한 실리사이드 보호막이 전기적 신호의 delay에 미치는 영향을 평가하기 위해, 99개의 CMOS 인버터가 직렬연결되어 있는 평가패턴을 사용하였다. 이상의 결과로 TiN 보호막이 pMOSFET의 전류전달 능력과 그 결과로 생기는 속도지연 측면에서 Ti 보호막보다 우수함을 알 수 있었다.

• 한국산학기술학회논문지
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• 제8권1호
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• pp.25-32
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• 2007

코발트 니켈 합금형 실리사이드 공정에서 단결정실리콘과 다결정실리콘 기판에 자연산화막이 있는 경우 나노급 두께의 코발트 니켈 합금 금속을 증착하고 실리사이드화하는 경우의 반응 안정성을 확인하였다. 4인치 P-type(100)Si 기판 전면에 poly silicon을 입힌 기판과 single silicon 상태의 두 종류 기판을 준비하고 두께 4 nm의 자연산화막이 있는 상태에서 10 nm 코발트 니켈 합금을 니켈의 상대조성을 $10{\sim}90%$로 달리하며 열증착하였다. 통상의 600, 700, 800, 900, 1000, $1100^{\circ}C$ 각 온도에서 실리사이드화 열처리를 시행 후 잔류 합금층을 제거하고, XRD(X-ray diffraction)및 FE-SEM(Field emission scanning electron microscopy), AES(Auger electron spectroscopy)를 사용하여 실리사이드가 생겼는지 확인하였다. 마이크로라만 분석기로 실리사이드 반응시의 실리콘 층의 잔류 스트레스도 확인하였다. 자연산화막이 존재하는 경우 실리사이드 반응이 진행되지 않았고, 폴리실리콘 기판과 고온에서는 금속과 산화층의 반응잔류물이 생성되었다. 단결정 기판의 고온열처리에서는 실리사이드 반응이 없더라도 핀홀이 발생할 수 있는 정도의 열스트레스가 존재하였다. 코발트 니켈 복합실리사이드 공정에서는 자연산화막을 제거하는 공정이 필수적이었다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2007년도 제38회 하계학술대회
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• pp.220-221
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• 2007

금속 촉매 성장 (Metal-induced growth) 를 이용하여, 마이크로 사이즈의 결정질 (Microcrystalline) 박막 실리콘 (Silicon, Si)을 성장하였다. 금속 촉매로서는 코발트, 니켈, 코발트/니켈 복합물질(Co, Ni, or Co/Ni) 이 사용되었으며, 실리콘과 반응하여 실리사이드 (Silicide) 층을 형성한다. 이러한 실리사이드 층은 실리콘과 격자 거리가 유사하여 (Little lattice mismatch), 그 위에 실리콘 박막을 성장하기 위한 모체 (Template) 가 된다. XRD (X-ray diffraction) 분석을 통하여, 실리사이드 ($CoSi_2$ or $NiSi_2$) 의 형성과 성장된 박막 실리콘의 결정성을 연구하였다. 이러한 박막을 이용하여, 쇼트키 태양전지 (Schottky Solar cell) 에 응용하였다. 코발트/니켈 복합물질을 이용하였을 경우에 10.6mA/$cm^2$ 단락전류를 얻었으며, 이는 코발트만을 이용한 경우보다 10 배만큼 증가하였다. 이러한 실리사이드를 매개로한 박막 실리콘의 성장은 공정상에서의 열부담 (Thermal budget) 을 줄일 수 있으며, 대면적 응용에 큰 가능성을 가지고 있다.

• 한국산학기술학회논문지
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• 제9권3호
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• pp.615-620
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• 2008

저저항 배선층으로 쓰일 수 있는 선폭 $0.5{\mu}m$, 70nm 높이의 폴리실리콘 패턴에 $10nm-Ni_{1-x}Co_x$(x=0.2, 0.6, and 0.7)의 금속 박막을 열증착법으로 성막하고 쾌속 열처리 (RTA) 온도를 $700^{\circ}C$와 $1000^{\circ}C$로 달리하여 실리사이드화 공정을 실시하여 상부에 니켈코발트 실리사이드를 형성시켰다 이때의 미세구조를 확인하고 FIB (focused ion beam)를 활용하여 저에너지 조건 (30kV-10 pA-2 sec)에서 배선층을 국부적으로 조사하여 실리사이드 층의 선택적 제거 가능성을 확인하였다. 실험 범위내의 실리사이드화 온도 범위와 NiCo 상대 조성 범위에서 주어진 FIB 조건으로 선택적으로 저저항 실리사이드 층의 제거가 가능하였으나, 상대적으로 Co 함유량이 많은 실리사이드는 배선층 내부에서 기포가 발생하였으며, 이러한 기포로 인해 실리사이드 층만의 국부적 제거는 불가능하였다.

• 한국산학기술학회논문지
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• 제11권2호
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• pp.409-413
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• 2010

실리콘 기판에 GaN 에피성장을 확인하기 위해, P형 Si(100) 기판 전면에 버퍼층으로 10 nm 두께의 코발트실리사이드를 형성시켰다. 형성된 코발트실리사이드 층을 HF로 크리닝하고, PA-MBE (plasma assisted-molecular beam epitaxy)를 써서 저온에서 500 nm의 GaN를 성막하였다. 완성된 GaN은 광학현미경, 주사탐침현미경, TEM, HR-XRD를 활용하여 특성을 확인하였다. HF 크리닝을 하지 않은 경우에는 GaN 에피택시 성장이 진행되지 않았다. HF 크리닝을 실시한 경우에는 실리사이드 표면의 국부적인 에칭에 의해 GaN성장이 유리하여 모두 GaN $4\;{\mu}m$ 정도의 두께를 가진 에피택시 성장이 진행되었다. XRD로 GaN의 <0002> 방향의 결정성 (crsytallinity)을 $\omega$-scan으로 판단한 결과 Si(100) 기판의 경우 2.7도를 보여 기존의 사파이어 기판 정도로 우수할 가능성이 있었다. 나노급 코발트실리사이드를 버퍼로 채용하여 GaN의 에피성장이 가능할 수 있었다.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2002년도 춘계 학술발표강연 및 논문개요집
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• pp.140-140
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• 2002