지구온난화의 심화로 사회적으로 환경의 중요성에 대한 인식이 확산되면서 $CO_2$ 배기가스 및 연비와 직결되어 있는 자동차 중량 절감의 중요성이 강조됨에 따라 차체 경량화 기술은 환경 친화적인 자동차 개발의 핵심기술로 연구되고 있다. 그러나 충돌보호 장치 및 편의장치의 증가로 차체 중량은 지속적으로 증가하고 있어 차체 중량을 혁신적으로 절감할 수 있는 초경량 차체기술이 요구된다. 차체 경량화 방법으로 기존 강재를 알루미늄재로 대체하는 방안이 연구되고 있으며, 일부 해외 고급 차종에서 알루미늄재를 이용한 스페이스 프레임 및 부품 개발을 검토 적용 중이다. 그러나 알루미늄 단일재 사용은 안전성등에서 요구 성능을 만족시키기 어렵기 때문에 강재와 알루미늄재의 적절한 사용이 필요하다. 이를 위하여 강재와 알루미늄간 이종접합부가 발생하며 이를 위한 적정 공정 개발이 필요하다. 전자기 펄스 용접(MPW)은 고상접합의 한 종류로서 고전류를 순간적으로 방전하여 발생된 고에너지를 통하여 접합이 이루어진다. 이러한 고에너지는 외부재의 전 자기적 성질에 의하여 에너지량이 결정되므로 외부재의 전도도(conductivity)는 매우 중요하며 이러한 이유로 Aluminum 1xxx계 중심의 전자기 펄스 용접 공정이 연구되었다. 그러나 자동차 스페이스 프레임 및 드라이브 샤프트등과 같은 부품에 알루미늄재를 적용하기 위해서는 일정 강도를 확보할 수 있는 6xxx계의 관련 연구가 필요하다. 따라서 본 연구에서는 고품질의 접합부 확보를 위한 1xxx계와 6xxx의 최적의 공정변수(충전전압, 외부재와 내부재 사이의 간격, 외부재 두께)를 도출하였다. 이를 위하여 전자기 펄스 용접 장치는 한국생산기술연구원과 웰메이트(주)에서 공동으로 개발한 $120{\mu}F$의 캐패시터 6개로 구성된 'W-MPW36'을 사용하였으며 접합 후 누수시험을 통하여 접합부의 품질을 검토하였다.
Pb(Mg1/3Nb2/3)O3-PbTiO3 (PMN-PT)는 높은 유전율로 인해 강유전체 메모리 소자의 응용을 위한 연구가 되고 있으며 또한 전왜(electrostrictive)성을 갖고 있어 이력현상을 갖지 않음으로 최근 들어 미세전기기계소자(MEMS)로의 연구가 활발히 되고 있다. 본 연구에서는 MEMS 소자로서의 응용을 위해 저응력 SiNx가 형성된 Si 기판위에 Pt 전극 혹은 산화물 전극 SrRuO3를 갖는 PMN-PT 박막 캐패시터를 제조하였다. 박막 하부의 구조는 금속전극의 경우 Pt/Ti/LTO/SiNx/Si이고 산화물전극은 SrRuO3/Ru/SiNx/Si의 구조를 갖는다. PMN-PT 박막은 alkoxide를 기반으로 회전 coating 방법을 사용하여 박막 하부층의 변화를 주어서 성장시켰다. PMN-PT 용액의 합성은 분말합성법에서 사용하는 columbite 방법을 응용하여 상대적으로 반응정도가 낮은 Mg를 Nb와 우선 반응하여 Mg-Nb solution을 얻고 Pb-acetate 용액과 합성하여 PMN을 제조한 후 PT를 반응시켜서 제조하였다. PMN-PT 박막에서 동일한 공정조건 하에서 박막 하부층의 구조에 따라서 PMN-PT 박막의 조성이 A2B2O6의 조성을 가지는 파이로클러어상이 형성되거나 또는 ABO3인 페로브스카이트상이 형성되는 것을 관찰하였다. 금속 전극인 Pt를 하부전극으로 사용한 경우는 혼재상이 형성되어 패로브스카이드 PMN-PT를 얻기 위해 seed layer로서 PbTiO3를 사용하였으며 이러한 seed layer 위에 형성된 PMN-PT를 형성하는 경우 rutile 구조인 RuO2 위에 성장시킨 PMN-PT는 파이로클로어와 페로브스카이트의 혼재상이 얻어졌으나 pseudo-perovskite 구조인 SrRuO3 박막 위에 형성된 PMN-PT 박막에서는 페로브스카이트가 주된 상으로 얻어졌다. 즉 하부층(전극 또는 seed layer)으로 perovskite 구조를 갖는 박막을 형성하게 되면 페로브스카이트를 갖는 PMN-PT 박막을 얻을 수 있었다. 전기적인 특성은 상부전극으로 Pt를 사용하여 HP 4194A로 측정을 하였다. PT seed layer를 포함한 PMN-PT 박막은 유전상수 1086과 유전손실 2.75%을 가졌다.
삼중 대역 무선 랜 응용을 위한 CMOS LC VCO를 1.8V 0.18$\mu$m CMOS 공정으로 설계하였다. 저잡음 특성을 얻기 위하여 VCO 코어는 PMOS 트랜지스터로 구성하였으며 인덕터와 캐패시터를 선택적으로 스위칭하는 기법을 적용하여 5.8GHz 대역 (5.725$\~$5.825GHz), 5.2GHz 대역 (5.150$\~$5.325GHz), 그리고 2.4GHz 대역 (2.412$\~$2.484GHz)에서 동작 가능한 것을 확인하였다. 또한 MOS 버랙터(varactor)에 다중 바이어스를 적용하고 최적화하여 캐패시턴스의 선형 특성을 개선함으로써 VCO의 이득을 선형화하고 PLL의 안정도를 크게 개선하였다. VCO 코어의 소모 전류는 2mA, 면적은 $570{\mu}m{\times}600{\mu}m$이며, 3가지 주파수 대역 모두 1MHz 옵셋에서 -110dBc/Hz 이하의 잡음 특성이 가능함을 확인하였다.
최근에 빠른 쓰기/읽기 속도, 적은 소비 전력과 비휘발성을 가지는 메모리 캐패시터의 유전 재료로서 SrBi/sub 2/Ta/sub 2/O/sub 9/(SBT)에 대한 관심이 집중되고 있다. 강유전체 물질을 이용한 고밀도 FeRAM을 생산하기 위하여서는 식각에 의한 패턴이 형성되어야 한다. 강유전체 물질의 성장과 그 전기적 특성에 관한 연구와 발표는 많이 발표 되고 있다. 그러나, 강유전체 물질의 식각의 어려움 때문에 SBT 박막 식각에 관한 연구는 거의 전무하다고 할 수 있다. 그러므로, SBT 박막의 식각의 특성을 알아보기 위하여, SBT 박막은 CF/sub 4/Ar 가스 플라즈마를 이용하여 MEICP로 식각 되어졌다. XPS를 이용하여 식각 된 SBT 박막의 표면에서의 화학 반응을 분석하였고, XPS 분석을 검증하기 위하여 SIMS 분석을 하여 비교하였다.
본 논문에서는 DRAM 셀 내의 셀 캐패시턴스 및 기생 캐패시턴스를 수치 해석적으로 계한하여 추출하는 방법과 그 적용 예를 보고한다. 셀 캐패시턴스 및 기생 캐패시턴스를 계산하기 위하여 유한요소법을 적용하였다. 시뮬레이션의 구조를 정의하기 우하여, 마스크 레이아웃 데이터 및 공정 레시피를 이용한 토포그래피 시뮬레이션을 수행하고, 토포그래피 시뮬레이션을 통해 DRAM 셀 구조를 생성하기 위해 필요한 데이터를 얻었다. 이를 기반으로 하여, 마스크 데이터 기반의 3차원 솔리드 모델링 방법을 적용하여 시뮬레이션 구조를 생성하였다. 시뮬레이션에 사용된 구조는 $2.25{\times}175{\times}3.45{\mu}m^3$ 크기이며, 4개의 셀 캐패시터를 갖는다. 또한 70,078개의 노드와 395,064개의 사면체로 구성되었다. 시뮬레이션을 위해 ULTRA SPARC 10 웨크스테이션에서 약 25분의 CPU 시간을 소요하였으며, 약 201메가바이트의 메모리를 사용하였다. 시뮬레이션을 통하여 계산된 셀 캐패시턴스는 셀당 24fF이며, DRAM 셀 내에서 가장 주요한 기생 캐패시턴스 성분을 규명하였다.
본 논문에서는 7개의 MMIC 전력증폭기 칩과 박막기판을 결합하여 MIC 모듈을 구성함으로써 Ka-대역 중심주파수 영역에서 10 W 이상의 출력전력을 가지는 펄스모드 전력증폭기 모듈을 설계하고 제작하였다. 전력증폭기 모듈의 제작에는 밀리미터파 대역에 적합한 수정된 형태의 윌킨슨 전력분배기/합성기와 모듈의 조림과정에서 공진을 억제하고 작은 삽입손실 특성을 보이는 CBFGCPW-Microstrip 천이구조를 활용하였다. 전력용 MMIC 바이어스 회로에 사용된 큰 값의 바이패스 캐패시터에 의해 발생되는 펄스모드 출력전력의 감소를 개선하고자 TTL 펄스 타이밍 제어 기법을 제안하였다. 제안된 방법을 10 kHz, $5\;{\mu}sec$ 펄스모드로 동작하는 전력증폭기 모듈에 적용한 결과 펄스모드 동작시간을 200 nsec 이상 개선할 수 있었고 0.62 W의 출력전력을 향상시킬 수 있었다. 구현된 전력증폭기 모듈은 59.5 dB의 전력이득과 11.89 W의 출력전력을 보여주었다.
본 논문에서는 0.25-$\mu$m 디지털 CMOS공정으로 제작된 UHF대역 RFID를 위한 무선통신용 쿼드러처(Quadrature) 출력이 가능한 Integer-N방식의 PLL 주파수 합성기를 설계 및 제작하여 측정하였다. Integer-N 방식의 주파수 합성기의 주요 블록인 쿼드러처 전압제어 발진기(Voltage Controeld Oscillator, VCO)와 위상 주파수 검출기(Phase Frequency Detector, PFD), 차지 펌프(Charge Pump, CP)를 설계하고 제작하였다. 전압제어발진기는 우수한 위상노이즈 특성과 저전력 특성을 얻기 위해 LC 공진기를 사용하였으며 전압제어 가변 캐패시터는 P-channel MOSFET의 소스와 드레인 다이오드를 이용하여 설계되었으며 쿼드러처 출력을 위해 두 개의 전압제어발진기를 서로 90도 위상차를 가지도록 설계하였다. 주파수 분주기는 프리스케일러(Pre-scaler)와 아날로그 디바이스사의 칩 ADF4111을 사용하였으며 루프 필터는 3차 RC필터로 설계하여 측정하였다. 측정결과 주파수 합성기의 RF 출력 전력은 50옴 부하에서 -13dBm이고, 위상 잡음은 100KHz offset 주파수에서 -91.33dBc/Hz 이었으며, 동작 주파수영역은 최소 930MHz에서 최대 970MHz이고 고착시간은 약 600$\mu$s이다.
본 논문에서는 Composite Right-/Left-Handed (CRLH) 형태의 Metamaterial 구조의 대역통과여파기를 설계하여 이를 전력증폭기의 출력 정합단에 이용함으로써 고선형 전력증폭기를 구현하였다. 제안된 대역통과여파기는 직렬형태의 캐패시터와 전송선로, 병렬형태의 인덕터와 전송선로로 이루어져 있다. 전력증폭기의 동작대역에서 손실을 최소화하고 CRLH 구조를 이용하여 2차 고조파 성분을 제한시켜 전력증폭기의 선형성을 개선하였다. 또한 협대역 대역통과여파기의 특성을 이용하여 인접채널 누수비 특성 또한 개선하였다. 제안된 전력증폭기는 각각 출력 전력과 2차 고조파, 3차 혼변조, 인접채널 전력누수비는 각각 2.14 GHz에서 38.83 dBm, -61.33 dBc, -54.67 dBc, -51.33 dBc @ 5 MHz, -56.50 dBc @ 10 MHz 의 특성을 얻었다.
본 논문에서는 MEMS 용량형 각속도 센서용 프로그래머블 CMOS 인터페이스 회로를 제작하고, 이를 MEMS 센싱 엘리먼트와 결합하여 평가하였다. 본 회로는 10 bit 프로그래머블 캐패시터 어레이 를 이용한 전하 증폭기, 오프셋 미세 조정을 위한 9 비트 DAC, 출력 민감도의 미세 조정을 위한 10 비트 PGA를 내장하여, 오프셋 및 민감도 오차를 정밀 조정할 수 있다. 제작 결과 자동 이득 제어 회로를 포함한 자가 발진 루프의 정상 동작을 확인하였다. 오프셋 오차와 민감도 오차는 각각 0.36%FSO 와 0.19%FSO 로 측정되었으며, 잡음 등가 해상도와 바이어스 불안정도는 각각 0.016 deg/sec 와 0.012 deg/sec 으로 평가되었다. 본 회로의 조정 기능을 이용하여 MEMS 용량형 각속도 센서의 기생 용량으로 인하여 발생되는 출력 오프셋 및 출력 민감도의 산포를 감소시킬 수 있으며, 이는 센서의 양산성 및 수율 향상에 크게 기여할 수 있을 것으로 기대된다.
본 논문에서는 메타 재질을 이용하여 이중 대역에서 동작하는 전력 분배기를 제안하였다. 여기에서 사용된 메타 재질은 left-hand 특성을 인위적으로 캐패시터와 인덕터로 구현하고, 이것의 파라스틱 성분에 의한 Right-hand 성분이 추가된 CRLH 전송 선로로 구현하였다. 이러한 CRLH 전송 선로 특성을 이용하여 기존 Gysel이 고안한 전력 분배기와 결합하여 고 전력에서 사용이 가능하고 이중 대역에서 동작하는 전력 분배기를 제작하였다. 본 논문에서 제작한 전력 분배기는 0.88 GHz와 1.67 GHz 이중 대역에서 동작하고, 각 주파수에서 21.0 dB, 15.8 dB의 반사 계수와 3.83 dB, 3.64 dB의 삽입 손실을 확인하였다. 또한, 각 출력 포트 간의 위상차는 $3{\sim}6^{\circ}$됨을 확인하였다.
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[게시일 2004년 10월 1일]
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