• 전력전자학회:학술대회논문집
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• 전력전자학회 2014년도 전력전자학술대회 논문집
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• pp.339-340
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• 2014

본 논문에서는 아답터의 크기를 소형화하기 위한 Active Valley Filler 플라이백 컨버터를 제안한다. 기존의 아답터에서 입력 전해 캐패시터는 전파 정류된 AC 전압($90{\sim}264V_{RMS}$)을 평활 시키고, 안정적으로 출력단에 에너지를 공급하기 위해 입력 에너지를 저장하는 수단으로 사용된다. 입력 전해 캐패시터는 마진이 고려되어야 하기 때문에 설계를 통해 구한 용량 및 내압보다 더 큰 값의 캐패시터가 사용되고, 이것은 아답터의 크기 증가로 이어진다. 반면, 제안 방식은 플라이백 컨버터의 입력단에 Active Valley Filler 회로를 적용하여 기존에 사용되었던 큰 크기의 입력 전해 캐패시터보다 작은 크기의 캐패시터를 사용할 수 있으므로 아답터의 소형화가 가능하다. 제안 방식의 타당성을 검증하기 위해 휴대폰 아답터용 10W급 플라이백 컨버터의 시작품을 제작하여 실험하고 그 결과를 제시한다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2020년도 전력전자학술대회
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• pp.407-408
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• 2020

본 논문은 SiC-MOSFET 기반 전기차용 인버터의 DC-Link 캐패시터 전기용량을 선정하는 방법에 대해 연구하였다. 인버터 시스템에 주로 사용되는 DC-Link 캐패시터는 안정적인 전원 및 고주파 전류 공급 등의 중요한 역할을 한다. 그러나 인버터가 고용량일수록 캐패시터 사이즈가 커지고 무게가 늘어나는 문제가 발생한다. 따라서, 차세대 전력 반도체 소자로 각광 받는 SiC-MOSFET의 높은 동작 주파수의 특성을 활용하여 캐패시터 소형화를 실현시켰다. 또한, PSIM 시뮬레이션을 통해 제안하는 연구의 타당성을 검증하고 Si-IGBT 인버터와 비교하여 그 효과를 입증하였다.

• 대한전자공학회논문지SD
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• 제41권6호
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• pp.17-24
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• 2004

본 논문에서는 비트라인간의 커플링 캐패시터에 의해서 발생하는 커플링 노이즈를 최소화 한 비트 라인구조를 제시하였다. DRAM의 비트 라인간에는 반드시 커플링 캐패시터가 존재한다. 서브마이크론 공정에서는 비트 라인간의 간격이 줄어듦으로써 비트 라인간의 커플링 캐패시터는 증가하게 되고 이 커플링 캐패시터에 의해서 크로스 토크잡음이 급격히 증가한다. 본 논문에서는 비트라인간의 크로스 토크잡음을 줄이기 위해 인접한 비트 라인에 사용하는 금속배선의 층을 서로 다르게 함으로써 비트라인간의 캐패시터를 줄인 새로운 비트 라인구조를 제안하고 검증한다.

• Journal of Advanced Marine Engineering and Technology
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• 제40권9호
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• pp.805-811
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• 2016

본 논문은 플래너 버스바가 적용된 BLDC 전동기 드라이브 시스템에서, 직류단 캐패시터 전단 전류를 이용한 BLDC 전동기의 상전류 추정 알고리즘을 제안한다. 플래너 버스바는 기생 인덕턴스의 크기를 최소화하여 스위칭 시 스파크에 의한 소자 파손을 방지하고, EMC (ElectroMagnetic Compatibility) 특성을 향상시킨다. 하지만 플래너 버스바의 장점을 극대화하기 위해서는 직류단 캐패시터의 전단에 전류 센서를 설치할 수밖에 없는 구조적 제약이 따른다. 직류단 캐패시터 전단에 설치된 전류 센서는 캐패시터에 흐르는 전류와 인버터 입력전류의 합을 측정하게 된다. 따라서 직류단 캐패시터 전단 전류로부터 인버터의 입력전류를 정확하게 추출하는 것이 BLDC 전동기의 전류 제어를 위해서는 필수적이다. 본 논문에서는 BLDC 전동기의 온/오프 구간 동안의 등가 회로를 분석하여 캐패시터 전단 전류로부터 인버터 입력전류를 추정하는 알고리즘을 제안하였다. 제안된 알고리즘은 실험을 통해 그 타당성을 검증하였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2007년도 하계학술대회 논문집 Vol.8
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• pp.210-210
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• 2007

RF circuit을 구현하는데 있어서 기판의 전기적 특성을 정확하게 아는 것은 매우 중요하다. 왜냐하면 초고주파로 갈수록 기판의 전기적인 특성이 circuit에 많은 영향을 미치고 이러한 영향을 고려한 circuit를 설계해야 원하는 결과를 얻을 수 있기 때문이다. 본 연구에서는 현재 사용되고 있는 PI 기판의 전기적인 특성인 유효 유전율과 loss tangent 값을 캐패시터를 이용해 정확하게 측정하고자 했다. 캐패시터의 conductor material은 Cu를 사용하였고 PI 기판의 투께는 25um 를 이용하였다. PI 기판의 유효 유전율은 캐패시터 측정에 의한 data률 EM simulation tool 을 통해 분석한 후 간단한 수식에 의해 구했다. 또한 PI 기판의 loss tangent 값을 구하기 위해 캐패시터의 dissipation factor를 분석하였다. 캐패시터의 dissipation factor는 dielectric loss, AC 저항에 의한 loss, DC 저항에 의한 loss를 포함한다, DC 저항에 의한 loss는 dissipation factor에 차지하는 비율이 낮기 때문에 생략이 가능하다. 하지만 AC 저항에 의한 loss는 주파수에 비례하여 값이 커지게 된다. 따라서 주파수가 올라 갈수록 dissipation factor도 상승하게 되는데 주파수의 전 대역에서 AC 저항에 의한 loss를 보정해주면 dielectric loss를 얻을 수 있다. 추출된 dielectric loss를 통해 PI 기판의 loss tangent 값을 구하였다. 캐패시터를 이용한 PI 기판의 전기적 특성 추출은 간단한 구조를 통해 얻을 수 있기 때문에 다른 재료의 기판의 전기적 특성을 추출하는데도 이용이 용이하다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2010년도 제39회 하계학술대회 초록집
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• pp.201-201
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• 2010

DRAM (dynamic random access memory)은 하나의 트랜지스터와 하나의 캐패시터의 구조 (1T/1C)를 가지는 구조로써 빠른 동작 속도와 고집적에 용이하다. 하지만 고집적화를 위해서는 최소한의 캐패시터 용량 (30 fF/cell)을 충족시켜 주어야 한다. 이에 따라 캐패시터는 stack 혹은 deep trench 구조로 제작되어야 한다. 위와 같은 구조로 소자를 구현할 시 제작공정이 복잡해지고 캐패시터의 집적화에도 한계가 있다. 이러한 문제점을 보완하기 위해 1T-DRAM이 제안되었다. 1T-DRAM은 하나의 트랜지스터로 이루어져 있으며 SOI (silicon-on-insulator) 기판에서 나타나는 floating body effect를 이용하여 추가적인 캐패시터를 필요로 하지 않는다. 하지만 SOI 기판을 이용한 1T-DRAM은 비용측면에서 대량생산화를 시키기는데 어려움이 있으며, 3차원 적층구조로의 적용이 어렵다. 하지만 다결정 실리콘을 이용한 기판은 공정의 대면적화가 가능하고 비용적 측면에서 유리한 장점을 가지고 있으며, 적층구조로의 적용 또한 용이하다. 본 연구에서는 ELA (eximer laser annealing) 방법을 이용하여 비정질 실리콘을 결정화시킨 기판에서 1T-DRAM을 제작하였다. 하지만 다결정 실리콘은 단결정 실리콘에 비해 저항이 크기 때문에, 메모리 소자로서 동작하기 위해서는 높은 바이어스 조건이 필요하다. 게이트 산화막이 얇은 경우, 게이트 산화막의 열화로 인하여 소자의 오작동이 일어나게 되고 게이트 산화막이 두꺼울 경우에는 전력소모가 커지게 된다. 그러므로 메모리 소자로서 동작 할 수 있는 최적화된 게이트 산화막 두께가 필요하다. 제작된 소자는 KrF-248 nm 레이저로 결정화된 ELA 기판위에 게이트 산화막을 10 nm, 20 nm, 30 nm 로 나누어서 증착하여, 전기적 특성 및 메모리 특성을 평가하였다.

• 한국산학기술학회:학술대회논문집
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• 한국산학기술학회 2008년도 추계학술발표논문집
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• pp.60-62
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• 2008

본 논문에서는 PCB(Printed Circuit Board) 기판의 내부에 만들어지는 임베디드 캐패시터에서 정전용량 밀도를 높이고 고주파 특성을 향상시키기 위한 방안을 연구하였다. 전극의 형태 및 유전체와의 적층구조를 변형하면서 임베디드 캐패시터의 특성변화를 분석하였으며, 이를 통하여 정전용량 밀도 및 고주파 특성을 개선할 수 있었다.

• 한국섬유공학회:학술대회논문집
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• 한국섬유공학회 2003년도 봄 학술발표회 논문집
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• pp.91-94
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• 2003

탄소재료는 높은 전기전도도 및 기계적 강도, 화학적 안정성, 큰 비표면적(1000~3000 $m^2$/g) 등의 특성 때문에 연료전지, 리튬이온 이차전지, 전기이중층 캐패시터(electric double layer capacitor, EDLC)의 전극활물질로 주목받고 있다[1]. 일반적으로 활성탄소섬유는 1000~3000 $m^2$/g의 비표면적을 갖기 때문에 종래의 필름 콘덴서와 세라믹 콘덴서에 비해 비약적인 고용량(체적당 수천 배, Farad급)을 얻을 수 있다. 전기이중층 캐패시터는 수명이 반영구적이며 사용온도의 범위가 넓고 안전하다는 장점을 지니고 있으며 이러한 캐패시터의 성능은 전극으로 사용되는 활성탄소 섬유의 비표면적, 세공의 크기, 구조 및 형태, 표면의 관능기 및 전기 전도도 등의 특성에 크게 좌우된다[1-3]. (중략)

• 전력전자학회:학술대회논문집
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• 전력전자학회 2011년도 추계학술대회
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• pp.225-226
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• 2011

현재 EV의 수명보증 시간이 해외의 경우 15년, 15만마일로 되어 있어 수명 보증에 대한 부분이 큰 이슈가 되고 있다. 오랜시간 인버터의 품질을 보증하기 위해서는 부품들의 수명에 대한 연구가 이루어져야 한다. 특히 수명에 관련된 부분 중 캐패시터의 영향이 가장 크게 좌우가 된다. 이러한 이유로 고전압 입력은 수명이 긴 필름 캐패시터를 사용하고 있지만, 제어회로 및 드라이버 회로에서 전해 캐패시터를 사용하고 있기 때문에 온도에 대해 부품의 수명이 크게 좌우가 된다. 이러한 부분을 해결하기 위해서는 인버터의 방열에 대한 부분과 회로 설계시 부품온도 상승을 억제하는 설계를 진행하여야 한다. 또한 자동차용 인버터의 구동조건의 정의가 중요하며, 연속 운전시 수명을 자동차에 보증되는 기간으로의 변환이 필요하다. 본 논문에서는 부품온도 시험을 위한 시험 기준을 확립하고, 인버터의 부품온도 측정 소자 선정법, 캐패시터의 수명계산을 통해 인버터의 품질 보증을 위한 방안을 제시한다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2009년도 하계학술대회 논문집
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• pp.18-18
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• 2009

본 논문은 X8R 온도 특성을 가지는 유전체 원료를 이용하여 고용량이면서 고압화가 가능한 적층 칩 캐패시터를 제작하였다. 대형 고압용 적층 칩 캐패시터를 위한 내부 전극 설계 및 외부 전극 형성 방법에 대한 연구도 함께 진행하였다. 적층 칩 캐패시터를 하이브리드 자동차 및 산업용 인버터의 DC-Link으로 사용하기 적합한 모듈을 제작하였으며 모듈 설계시 고유전율의 에폭시-세라믹 필름을 하였다. 본 모듈을 평가한 결과 기존 캐패시터 모듈에 비하여 2/3 크기의 소형화를 얻을 수 있었으며 ripple 전류 및 발열 특성이 매우 우수함을 확인하였다.