• The Journal of the Institute of Internet, Broadcasting and Communication
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• v.21 no.2
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• pp.27-32
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• 2021

This paper proposes an energy-efficient cache and memory management scheme for next-generation IoT devices. The proposed scheme adopts a low-power phase-change memory (PCM) as the main memory of IoT devices, aims at minimizing the write traffic to PCM, which is vulnerable to write operations. Specifically, when a cache block of the last-level cache memory is flushed to main memory, the cache block that causes less writes to PCM is preferentially replaced by tracking the modifications of each cache line that constitutes the cache block. In addition, by considering the reference bit of the cache block and the dirty bit of the cache lines, our scheme reduces the energy consumption without degrading the memory system performances. Through simulations using SPEC benchmarks, it is shown that the proposed scheme reduces the write traffic to PCM by 34.6% on average and the power consumption by 28.9%, without memory performance degradations.

• Journal of the Korea Society of Computer and Information
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• v.25 no.6
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• pp.99-107
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• 2020

In this paper, we analyze the characteristics of mobile cache, which is used to improve the data access speed when executing applications on mobile devices, and verify the importance of mobile cache through a cache data access experiment. The mobile device market has grown at a fast pace over the past decade; however, battery limitations and size, price considerations restrict the usage of fast hardware. Thus, their performance are supplemented by using a memory buffer structure such as the cache memory. The analysis mainly focuses on cache size, hierarchical structure of cache, cache replacement policy, and the effect these features has on mobile performance. For the experimental data, we applied a data set from a microprocessor system study, originally used to test the cache performance. In the experimental results, the average data access speed on a mobile device showed a performance improvement of up to 10 times with the presence of cache memory than without. Accordingly, the cache memory was helpful for the performance improvement of a mobile device when the specifications were identical.

• Journal of the Institute of Electronics and Information Engineers
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• v.50 no.4
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• pp.108-116
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• 2013

Many algorithms have been introduced to improve performance by using massively parallel systems, which consist of several hundreds of processors. A typical example is a GPU system of many processors which uses shared memory. In the case of image filtering algorithms, which make references to neighboring points, the shared memory helps improve performance by frequently accessing adjacent pixels. However, using shared memory requires rewriting the existing codes and consequently results in complexity of the codes. Recent GPU systems support both L1 and L2 cache along with shared memory. Since the L1 cache memory is located in the same area as the shared memory, the improvement of performance is predictable by using the cache memory. In this paper, the performance of cache and shared memory were compared. In conclusion, the performance of cache-based algorithm is very similar to the one of shared memory. The complexity of the code appearing in a shared memory system, however, is resolved with the cache-based algorithm.

• Journal of KIISE:Computer Systems and Theory
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• v.31 no.1_2
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• pp.125-134
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• 2004

Recently, an on-chip compressed cache system was presented to alleviate the processor-memory Performance gap by reducing on-chip cache miss rate and expanding memory bandwidth. This research Presents an extended on-chip compressed cache system which also significantly expands main memory capacity. Several techniques are attempted to expand main memory capacity, on-chip cache capacity, and memory bandwidth as well as reduce decompression time and metadata size. To evaluate the performance of our proposed system over existing systems, we use execution-driven simulation method by modifying a superscalar microprocessor simulator. Our experimental methodology has higher accuracy than previous trace-driven simulation method. The simulation results show that our proposed system reduces execution time by 4-23% compared with conventional memory system without considering the benefits obtained from main memory expansion. The expansion rates of data and code areas of main memory are 57-120% and 27-36%, respectively.

• Proceedings of the Korean Society of Computer Information Conference
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• 2013.01a
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• pp.195-196
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• 2013

본 논문에서는 NVRAM(Non-volatile Random Access Memory) 주 기억장치를 위한 메모리 컨트롤러를 설계한다. NVRAM의 비 휘발성과 낮은 정적 에너지 소모의 장점을 활용하는 한편, 상대적으로 느린 읽기/쓰기 속도 및 큰 쓰기 전력 소모를 개선하기 위해 새로운 캐시 구조를 제안한다. FPGA를 활용하여 Block RAM 128KB 1차 캐시, 16KB 2차 캐시 및 캐시 컨트롤러를 포함하는 메모리 컨트롤러를 구현하였고 NVRAM은 FeRAM를 사용하였다.

• Proceedings of the Korean Information Science Society Conference
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• 2006.06a
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• pp.355-357
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• 2006

반도체 공정의 발달로 인해 하나의 칩에 많은 양의 소자를 넣는 것이 가능해지면서 상대적으로 넓어진 공간에서 캐시 메모리가 차지하는 공간의 비중이 증가하고 있다. 상대적으로 비중이 커진 캐시 메모리는 CPU가 소모하는 전력의 50%에 상당하는 전력을 소모하는 등 시스템의 성능뿐만 아니라 전력 소모에도 큰 영향을 주고 있다. 현재 시스템 성능 향상과 전력 소모 절감을 위하여 캐시 메모리의 논리적 구조를 개선하기 위한 많은 연구가 진행 중이다. 본 논문에서는 다양한 용도로 사용되는 범용 시스템이 아닌 특정 응용분야에 최적화되어 사용되는 소규모 임베디드 시스템에 적합한 직접사상캐시를 위한 재구성 가능한 백업캐시를 제안하려고 한다. 제안하는 백업 캐시는 특정 레지스터 값을 이용해서 백업캐시를 재구성 가능하게 하여 응용분야에 따라 직접사상캐시의 성능 향상과 전력소모를 절감하도록 하여 시스템의 성능향상과 전력소모를 절감시키는 역할을 할 것이다.

• Proceedings of the Korean Information Science Society Conference
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• 2005.11a
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• pp.874-876
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• 2005

임베디드 시스템에서의 캐시 메모리는 시스템의 성능에 큰 영향을 줄뿐만 아니라 전체 에너지 소비 중 $50\%$ 정도를 소비하고 있어 캐시 메모리의 성능과 에너지 소비는 큰 관심거리 중 하나다. 공정의 미세화로 캐시 메모리의 에너지 소비 중 누수 전류에 의한 에너지 소비의 비중이 더 커지고 있어, 정적 에너지 소비를 줄이기 위한 다양한 연구가 진행 중이다. 에너지 절약과 성능 향상은 손익 상쇄(Trade-off)관계에 있어 두 가지 목표를 동시에 달성하기는 힘들다. 본 논문에서는 성능 향상을 위하여 여러 가지 캐시 구조중 접속 속도가 가장 빠른 직접 사상 캐시를 사용하고, 완전 연관 캐시를 사용하여 직접 사상 캐시의 단정을 보완 할 수 있는 백업 캐시 시스템을 제안한다. 시스템 성능을 향상 시키면서 백업 캐시의 누수에너지를 절약하기 위해 직접 사상 캐시와 완전 연관 캐시를 서로 다른 한계 전압을 가지는 SRAM으로 구성한다. 직접 사상 캐시는 낮은 한계 전압의 SRAM로 구성하여 높은 성능을 내고, 완전 연관 캐시는 직접 사상 캐시에 비해 상대적으로 속도는 느리지만 누수 에너지가 적은 높은 한계 전압을 가지는 SRAM으로 구성하여 직접 사상 캐시를 보완하는 역할을 할 것이다.

• Proceedings of the Korea Information Processing Society Conference
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• 2003.11a
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• pp.143-146
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• 2003

본 논문에서는 미디어 프로세서에서 메모리 참조시 평균 메모리 참조 지연시간을 줄이기 위하여 지역성이 높으나 재사용성이 떨어지는 미디어 데이터를 지역성과 재사용성이 높은 일반 데이터로부터 분리하여 별도의 캐시에 저장하도록 하는 캐시 구조를 제안하였다. 또한, 미디어 데이터의 선인출 기법을 캐시 운영 전략으로 채택하도록 하여 평균 메모리 지연시간을 단축하였다. EPIC, JPEG 벤치마크에 대한 실험결과, 미디어 데이터를 일반 데이터 캐시와 구분한 이중캐시 구조가 하나의 캐시에 모든 데이터를 저장하는 단일캐시구조에 비하여 캐시미스횟수가 감소하였음을 확인할 수 있었다.

• Journal of KIISE:Databases
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• v.32 no.1
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• pp.12-23
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• 2005

In the past decade, advances in speed of commodity CPUs have iu out-paced advances in memory latency Main-memory access is therefore increasingly a performance bottleneck for many computer applications, including database systems. To reduce memory access latency, cache memory incorporated in the memory subsystem. but cache memories can reduce the memory latency only when the requested data is found in the cache. This mainly depends on the memory access pattern of the application. At this point, previous research has shown that B+ trees perform much faster than T-trees because B+ trees are more cache conscious than T-trees, and also proposed 'Cache Sensitive B+trees' (CSB. trees) that are more cache conscious than B+trees. The goal of this paper is to make T-trees be cache conscious as CSB-trees. We propose a new index structure called a 'Cache Sensitive T-trees (CST-trees)'. We implemented CST-trees and compared performance of CST-trees with performance of other index structures.

• Journal of KIISE:Computing Practices and Letters
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• v.15 no.1
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• pp.14-20
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• 2009

Recently, NAND flash memory is used not only for portable devices, but also for personal computers and server computers. Buffer cache replacement policies for the hard disks such as LRU and LFU are not good for NAND flash memories because they do not consider about the characteristics of NAND flash memory. CFLRU and its variants, CFLRU/C, CFLRU/E and DL-CFLRU/E(CFLRUs) are the buffer cache replacement policies considered about the characteristics of NAND flash memories, but their performances are not better than those of LRD. In this paper, we propose a new buffer cache replacement policy for NAND flash memory. Which is based on LFU and is taking into account the characteristics of NAND flash memory. And we estimate the performance of hit ratio and flush operation numbers. The proposed policy shows better hit ratio and the number of flush operation than any other policies.