• 대한전자공학회논문지TC
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• 제46권1호
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• pp.60-63
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• 2009

본 논문에서는 2.3-2.7GHz의 WiMAX용 TDD 중계기의 송수신 안테나 제어를 위해서 상향링크 구간과 하향링크 구간에 대한 구분 신호를 생성하는 모듈을 설계 및 구현하였다. RF 처리부와 Baseband 처리부로 나뉘어 설계하였으며, 본 회로의 기능은 WiMAX 신호와 시간 동기를 맞추고, 상향링크 구간과 하향링크 구간에 대한 구분 신호를 생성하는 것이므로, RF 처리부에는 수신경로만 구현되어 있다. 또한 RF 처리부의 대부분을 하나의 칩으로 제작하여 설계 면적을 최소화 하였으며, WiMAX 신호의 Preamble과 DL-MAP 정보를 검출하기 위해서 WiMAX Modem을 사용하여 Baseband 처리부를 설계하였다. 본 설계는 국내외의 2.3-2.7GHz WiMAX 신호에 대해 모두 처리가 가능하다.

• KSBB Journal
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• 제16권3호
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• pp.295-301
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• 2001

Thiobacillus ferrooxid,$\alpha$ns와 pyrite 광석을 연마하여 resin에 고정한 시편을 대상으로 침출 시간에 따른 표면의 특성 변화를 EPMA 및 SEM-EDS를 이용하여 이미지와 원소구성비율에 따라 살펴보았다. 침출이 진행됨에 따라 표면의 철성분은 전체적으로 증가한 반면 원소황은 감소하는 경향을 나타냈다. 고배율에 익한 SEM 이미지에서 침출이 진행됨에 따라 도덧모양의 생성물이 침출 13일 경과 시점에 서 나타나 23일 경과 후까지 자라났으나 30일 경과 시점 에서는 표면전체에 새로운 층 생성된 결과로 나타났다. SEM 이미지 상에서 spot과 배경 지접의 원소 구성비를 EDS에 의하여 분석한 후 비교한 결과 초기에는 원소 구성비의 차이가 큰 값을 보이나 침출이 증가함에 따라 좌이가 나 지 않으며 이는 칩풀이 진행됨에 따라 pyrite 표면변이 접차 생성불이 칩착 되는 것으로 볼 수 있었다.

• 인터넷정보학회논문지
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• 제3권5호
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• pp.9-17
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• 2002

본 논문에서 설계한 CSIX 모듈은 ATM, IP, MPLS, Ethernet과 같은 데이터 통신의 응용을 위해 트래픽 매니저와 스위칭 패브릭 사이의 표준화된 인터페이스 규격인 CSIX-L1(Common Swithch Interface-Level1)을 따른다. 이 모듈은 전달하고자 하는 데이터를 CSIX 정보 유닛인 CFrame으로 생성하고 수신측에서는 수신한 CFrame에서 데이터를 추출하는데 사용된다. CSIX 모듈은32, 64, 96, 128-bit interface를 지원하며, 가변길이의 CFrame 및 Idle CFrame을 생성하고, Padding byte를 생성하며, Vertical parity를 지원한다. Xilinx ISE 4.1i를 사용하여 전체적인 작업이 이루어 졌으며, 설계된 모듈에 대한 테스트를 수행한 후, Xilinx FPGA XCV1000EHQ240C 칩에 다운로드하여 기능을 검증하였다. 합성된 CSIX모듈은 27MHz에서 동작한다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2021년도 추계학술대회
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• pp.140-142
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• 2021

5세대 이후의 이동통신 기술은 초고속, 초연결, 초저지연 등을 요구하고 있다. 이 중, 안전한 초연결의 기술적 요구사항을 만족하기 위해서는 IoT 서비스의 말단에 해당하는 저사양 IoT 기기들도 고사양 서버와 동일한 수준의 보안 기능을 제공할 수 있어야 한다. 이러한 보안 기능을 수행하기 위하여 암호 알고리즘에서 필요한 정도의 안전성을 가진 암호키들이 요구되고, 암호키는 보통 암호학적 난수 발생기로부터 생성된다. 이때 난수 생성을 위해서는 좋은 잡음원들이 필요한데, 저사양 기기 환경 특성상 충분한 잡음원을 확보하기 어렵기 때문에 TRNG와 같은 하드웨어 난수 발생기를 사용한다. 이 논문에서는 방사성 동위원소의 붕괴를 예측할 수 없다는 양자의 특성을 기반으로 한 칩을 사용하였으며, 이 칩이 출력하는 신호를 기반으로 이진 비트열 형태의 엔트로피 소스를 얻는 여러 방법(TRNG)을 제시하였다. 또한, 각각의 TRNG에서 출력된 값의 엔트로피에 대해 NIST SP 800-90B 테스트를 이용하여 각 방법에 대한 엔트로피 양을 비교하였다.

• 대한전자공학회논문지SP
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• 제43권6호
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• pp.28-35
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• 2006

통계적 데이터를 이용하여 모양 변이가 가능한 능동모양모델(Active Shape Model, ASM)은 이차원 영상의 분할 및 인식에 성공적으로 사용되고 있다. 삼차원 모델 기반 기법은 객체 경계의 인식 및 묘사(delineating)를 위한 더욱 현실적인 모양 억제력(constraint)을 갖는다는 점에서 이차원 모델 기반 기법에 비해 좋은 결과를 가져온다. 그러나 삼차원 모델 기반 기법을 위해서는 분할된 객체들의 집합인 훈련(training) 데이터로부터 삼차원 모양모델을 생성하는 것이 가장 중요하고 필수적인 단계이며, 현재까지도 커다란 도전 과제로 남아있다. 삼차원 모양모델 생성에서 가장 중요한 단계는 포인트 분산모델(PDM)을 생성하는 것이다. PDM 생성을 위해서는 상응하는 특징점(landmark)을 모든 훈련 데이터의 대응하는 위치에서 선택해야 한다. 그러나 현재까지 많이 사용되는 특징점의 수동 선택 기법은 시간이 많이 소비되며, 많은 오류를 발생한다. 본 논문에서는 삼차원 통계적 모양모델의 생성을 위한 새로운 자동 기법을 제안한다. 주어진 삼차원 훈련 모양 데이터에서, 삼차원 모델은 다음 방법에 의해 생성된다. 1) 훈련 모양 데이터의 거리 변환(distance transform)으로부터 평균(mean) 모양 생성, 2) 평균 모양에서 자동적으로 특징점을 선택하기 위한 사면체(tetrahedron) 기법 사용, 3) 거리 표식(distance labeling) 기법을 통한 각 훈련 모양에서 특징점의 전파(propagating). 본 논문에서는 50명의 복부 CT 영상으로부터 간(liver)을 위한 삼차원 모델을 생성하고, 평가를 위i괘 정확성과 밀집도(compactness)를 조사한다. 기존의 삼차원 모델 생성 기법들은 객체의 모양과 기하학적 및 위상학적으로 심각한 제한을 갖지만, 본 논문에서 제안한 기법은 위와 같은 제한 없이 어느 데이터 집합에도 적용할 수 있다.3mW이며, 시제품 ADC의 칩 면적은 $0.47mm^2$ 이다. 각각 56dB, 65dB이고, 전력 소모는 1.2V 전원 전압에서 각각 4.8mW, 2.4mW이며 제작된 ADC의 칩 면적은 $0.8mm^2$이다.quential scan) 알고리즘과 성능을 비교한다. 실험결과, 제안된 알고리즘은 순차 검색에 비하여 최대 13.2배까지 성능이 향상되었으며, 인덱스의 개수 k가 증가함에 따라 검색 성능도 함께 증가하였다.라서 보다 안전성과 효율성이 뛰어난 2차 대사물질을 찾아내는 연구와 아울러 방제기능이 있는 물질의 생합성경로를 구명하고 대사공학적으로 이용하므로 병해충에 저항성이 있고 잡초 방제효과를 갖는 형질전환 식물을 육성하는 연구가 지속적으로 이루어져야 할 것이다.{\sim}83.8%$ 범위(範圍)를 차지 하였다. 5) 칼슘 섭취량(攝取量)은 권장량 500 mg 에 비(比)하여 양구지역(楊口地域) 아동(兒童)이 $282.4{\sim}355.0mg$이었고 여주지역(麗州地域) 아동(兒童)이 $284.6{\sim}429.0mg$ 이었다. 6) 철(鐵) 섭취량(攝取量)은 권장량 10mg에 비(比)하여 양구지역(楊口地域) 아동(兒童)이 $6.0{\sim}12.1mg$ 범위(範圍)이었고 여주지역(麗州地域) 아동(兒童)이 $6.4{\sim}16.7mg$ 범위(範圍)로 상당수의 아동(兒童)이 권장량에 미달(未達) 되었다. 7) 비터민 A 섭취량(攝取量)은 양구지역(楊口地域)이 $703.4{\sim}1495.6\;IU$ 범위(範圍)이었고 여주지역(麗州地域) 아동(兒童)이 $750.5{\sim}1521.2\;IU$ 범위(範圍)로서 ${\beta}-carotene$으로서의 권장량 5100 I.U,에 비(比)하여 매우 부족되었다

• 전자공학회논문지
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• 제53권8호
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• pp.49-58
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• 2016

어플리케이션 특성에 따라 링크 대역폭 요구량이 다양하게 분포하는 이종 (heterogeneous) 아키텍처 기반 네트워크-온-칩 (Network-on-Chip, NoC) 설계에 있어 링크 지연 시간이 독립적으로 설정될 수 있는 비동기식 프로토콜을 적용할 경우 동기식 설계에 비해 성능 향상의 기회가 확대될 수 있다. 본 논문에서는 비동기식 NoC에서 각 링크의 대역폭 요구량과 도선 길이에 따른 지연 시간 모델을 제시하고 이를 최적화하는 simulated annealing (SA) 기법을 이용한 플로어플랜 기반 토폴로지 생성 알고리즘을 제안하였다. 생성된 토폴로지와 각 링크의 도선 길이를 기반으로 대응하는 도선 지연시간을 계산하고 로직 합성 단계를 거쳐 생성된 gate-level netlist와 표준지연시간 모델을 이용한 시뮬레이션을 통해 성능을 측정하였다. 링크 도선 길이를 고려하지 않은 일반적인 토폴로지 생성 알고리즘인 TopGen과 비교하여, 제안된 알고리즘이 다양한 어플리케이션 실험에서 평균 13.7% 지연 시간 단축 효과 및 처리량 측면 지표인 실행 시간에서 평균 11.8% 감소 효과가 있음을 확인할 수 있었다.

• 한국정보과학회논문지:시스템및이론
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• 제29권7호
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• pp.422-430
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• 2002

주어진 논리 회로를 시분할 FPGA 칩으로 효과적으로 합성하기 위해서는 전체 회로를 여러 개의 부분회로로 나눈 후, 각 부분 회로가 동일한 하드웨어 회로를 시간차를 두고 공유하도록 하여야 한다. 이를 위해 칩에 대한 시간별 재구성 정보를 미리 만들어, 칩 내부의 특정 메모리 영역에 저장하여 두었다가 정해진 시간대가 되면 칩 전체를 재구성하도록 하여야 한다. 그런데, 시분할 FPGA 합성에서 사용하는 세부적인 재구성 기법(일반적으로 스케쥴링이나 다중 회로 분할 기법을 사용)에 따라 동일 시간대에 필요한 LUT의 개수, 즉 FPGA의 용량이 달라질 수 있다. 본 논문에서는 입력되는 논리 회로를 직접 합성하지 않고서도 그 회로가 필요로 하는 전체 LUT 개수에 대한 하한을 추정함으로써 재구성 기법에 관계없이 필요한 최소한의 LUT 개수를 파악한다. 만일, 기존의 재구성 결과가 본 연구에서 추정된 하한과 일치할 경우, 그 결과는 최적의 결과를 의미한다. 반면에, 하한과의 차이가 있는 경우에는 기존의 연구 결과에 비해 더 좋은 재구성 결과가 존재하거나, 또는 본 연구에서 추정한 하한보다 더 좋은(큰, 정확한) 하한이 실제 존재함을 의미한다. 따라서 이러한 비교 분석을 통해, 기존 연구의 결과가 최적인지, 또는 개선의 여지가 있는지를 판단하는 좋은 지표를 제공할 수 있다. 실험 결과, 실험한 대부분의 예제에서, 기존의 연구 결과에서 출력한 결과와 본 논문에서 제안한 방법으로 추정한 하한이 정확히 일치하는 것을 발견할 수 있었는데, 이는 기존의 합성 시스템에서 생성한 결과의 최적성을 확인하게 하는 한편, 본 논문에서 제안한 하한 추정의 정확성을 반증하는 것으로 해석될 수 있다.

• 전자공학회논문지C
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• 제36C권10호
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• pp.17-28
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• 1999

본 논문에서는 ASIC 설계 회로를 빠른 시간 내에 구현 및 검증할 수 있는 에뮬레이션 시스템 ACE(ASIC Emulator)를 제안한다 ACE는 EDIF 번역기, 라이브러리 변환기, 기술 맵퍼, 회로 분할기, LDF 생성기를 포함하는 에뮬레이션 소프트웨어와 에뮬레이션 보드, 논리 분석기를 포함하는 에뮬레이션 하드웨어로 구성된다. 기술 맵퍼는 회로 분할과 논리 함수식 추출, 논리 함수의 최소화, 논리 함수식의 그룹핑의 세 과정으로 이루어지며, 같은 기본 논리 블록에 할당되는 출력의 적항과 변수들을 많이 공유하게 하여 기본 논리 블록 수와 최대 레벨 수를 최소화한다. 에뮬레이션 보드의 배선 구조와 FPGA 칩이 갖는 제한 조건들을 만족시키면서 서로 다른 칩 사이에 연결된 신호선 뿐만 아니라 서로 다른 그룹 사이에 연결된 신호선 수의 최소화를 목적 함수로 하는 새로운 회로 분할 알고리듬을 제안한다 여러 FPGA 칩으로 구성된 에뮬레이션 보드는 완전 그래프와 부분 그래프를 결합한 새로운 배선 구조로 회로의 크기에 관계없이 칩 사이의 지연 시간을 최소화하도록 설계하였다. 논리 분석기를 이용하여 구현된 회로에서 검증을 원하는 내부신호에 대한 파형을 PC의 모니터로부터 관측할 수 있다. 제안한 에뮬레이션 시스템의 성능을 평가하기 위하여 상용 회로중 하나인 화면4분할기 회로를 에뮬레이션 보드상에 설계하여 동작 시간과 기능을 확인한 결과, 14.3MHz의 실시간 동작과 함께 기능이 완전함을 확인할 수 있었다.

• 한국정보통신학회논문지
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• 제9권5호
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• pp.1082-1088
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• 2005

3가지 키 길이(128, 192, 256 비트)를 지원하는 AES Rijndael 암호 알고리즘에서 라운드 키를 빠르게 생성하는 것은 고성능 AES 암호 프로세서를 개발하는데 있어서 핵심적인 요소이다. 본 논문에서는 암호 및 복호 동작이 동일 칩 상에 구현되는 파이프라인 및 반복 구조 AES 프로세서에 모두 적용 가능한 라운드 키생성기를 제안한다. 제안된 라운드 키 생성기는 2개의 모듈(Key_exp_m, Key_exp_s)의 조합으로 구성되며, 모듈화되고 면적 효율적인 구조를 갖고 있다. 3가지 키 길이와 암호 및 복호 동작을 내장한 반복구조 AES 프로세서용 라운드 키 생성기는 0.25um CMOS 표준 셀 라이브러리를 사용할 경우 약 7.8ns의 지연시간을 갖고 있으며 약 17,700개의 게이트로 구성된다.

• 인터넷정보학회논문지
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• 제4권3호
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• pp.31-37
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• 2003

본 논문에서는 유한상태머신을 위한 효율적인 비주사 DFT (design-for-testability) 기법을 제안한다. 제안된 기법은 순차회로 모델이 아닌 조합회로 모델을 사용한 ATPG를 수행하여 짧은 테스트 패턴 생성 시간과 완벽한 고장 효율을 보장한다. 또한 완전주사 기법이나 다른 비주사 DFT 기법에 비해 적은 면적 오버헤드를 보이며 테스트 패턴을 칩의 동작속도로 인가한다는 장점이 있다. 실험결과에서는 MCNC`91 벤치마크 회로를 이용하여 제안된 기법의 효율성을 입증한다.