• Proceedings of the Korean Information Science Society Conference
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• 2000.04b
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• pp.250-252
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• 2000

많은 최적화 문제에서 해답들의 구조는 서로 의존성을 가지고 있다. 이러한 경우 기존의 진화연산이 사용하는 빌딩 블록 개념으로는 문제를 해결하는데 많은 어려움을 겪게 된다. 이를 극복하기 위해서 헬름홀츠 머신(Helmholtz machine)을 이용해서 데이터의 분포를 예측한 후 최적화를 수행하는 방법을 제안한다. 기존의 진화 연산을 바탕으로 하지만 교차연산이나 돌연변이 연산을 사용하는 대신에, 헬름홀츠 머신을 이용해서 데이터의 분포를 파악하고, 이를 이용해서 새로운 데이터를 생성하는 과정을 통해 최적화 과정을 수행한다. 진화연산으로 해결하는데 곤란을 겪고 있는 여러 함수들을 해결하는 이를 검증하였다.

• Proceedings of the Korean Information Science Society Conference
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• 1998.10b
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• pp.102-104
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• 1998

공간 질의 제약조건 검증을 위해서는 다양한 공간객체와 이에 대응하는 복잡한 공간 연산자를 고려한 최적화가 필요하다. 그러나 이에 대한 연구가 아직은 미진한 상태이고, 공간 데이터베이스 시스템의 공간 술어는 기존의 단순 비교 술어와 비교할 때 수행시 많은 시간이 소비되기 때문에 기존의 질의 최적화 기법을 공간 최적화 기법에 적용하기에는 부적합하므로 공간 술어가 포함된 제약 조건이나 질의에 대해 효과적인 최적화 기법의 확장이 요구된다. 본 논문에서는 공간 제약조건 검증시 최적의 수행계획을 얻기 위하여 먼저 중복되는 공간 연산을 제거하고 공간 연산을 위한 선택인자와 복잡도를 계산하여 산출된 랭킹을 기반으로 재배치 기법을 사용하는 공간 제약조건 최적화 기법을 제안한다. 제안된 기법은 선택인자와 데이터베이스 접근시간 뿐만 아니라 공간 연산의 복잡도까지 반영하므로 최적화된 수행계획을 얻을 수 있는 장점을 지니고 있으며, 향후 공간 질의의 최적화 기법에도 적용이 가능하다.

• Proceedings of the Korean Information Science Society Conference
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• 2000.04a
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• pp.18-20
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• 2000

캐리-세이브 가산기(CSA)는 연산식의 빠른 수행을 위해 가장 일반적으로 쓰이는 연산기중에 하나이다. 일반적인 CSA 적용의 근본적인 한계로는, 연산 회로중에 바로 덧셈 연산으로 변환되는 부분만이 적용이 가능하다는 사실이다. 이러한 제한점을 극복하기 위하여, 우리는 간단하고도, 효율적인 CSA 변환 방법을 제시한다. 이들은(1) 멀티플랙서를 포함한 최적화, (2) 회로 경계를 포함한 최적화, (3) 곱셈기를 포함한 최적화이다. 이러한 방법을 포함하여, 우리는 전체적인 회로에서 CSA를 충분히 사용할수 있는 새로운 지연시간 최적화를 목표로 하는 CSA 변환 방법을 만들어 내었다. 실험에서는 실제적인 여러 회로에 대해 제시된 방법이 효율적임을 보였다.

• Journal of KIISE:Computer Systems and Theory
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• v.26 no.5
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• pp.620-626
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• 1999

캐리-세이브 가산기는 (CSA)는 실제 산업체에서 회로를 설계할 때 연산수식의 계산을 빠르게 처리하기위해 가장 많이 사용되는 구성요소들 가운데 하나이다. [3]의 자료에 의하면 실제 회로 설계에서 나오는 전형적인 연산식에 CSA를 이용했을 때 그렇지 않은 경우보다 최대 54%의 연산처리속도와 42%의 회로 면적 향상을 갖는다고 보고하고 있다. 그러나, 이는 그 연산식이 하나의 설계 블록(sub-design)에 포함되어 있다는 전제하에 도출된 것이다. 회로 설계 규모와 복잡도가 큰 응용이 많아지는 상황에서 설계 블록단위의 계층적 설계는 필수적인 추세이므로, CSA를 이용한 회로 최적화를 실현하기위해서는 설계 블록들간에 걸쳐있는 연산식에 대한 CSA 최적화 또한 매우 중요한 문제이다. 이를 해결하기위해서 이 논문에서는 auxiliary port라는 개념을 이용하여 설계 블록들간의 연산식에 대한 CSA 최적화 방법을 제안한다. 실제 실험에서 우리가 제안한 기법은 회로의 전체적인 영역에 걸쳐 CSA를 적용하는 데 매우 효과적이었으며, 이 기법을 적용하지 않고 얻은 CSA 최적화 회로와 비교했을 때 회로에서의 연산식 계산속도와 그 회로 면적이 상당히 향상되었음을 확인하였다.

• Proceedings of the Korean Information Science Society Conference
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• 2004.10a
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• pp.538-540
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• 2004

본 연구는 컴퓨터 연산을 위한 하드웨어 설계에서 고성능 연산에 사용되는 케리-세이브 가산기 (Carry-save adder) 합성에 관한 연구이다. 기존의 연구에서는, 연산 합성 문제와 합성된 연산의 배치 문제를 두개의 연속된 독립된 두개의 문제로 간주하고 풀었지만, 본 연구에서는 연산 합성 과정에서 연산 배치를 고려한 통합된 방법을 제시하여 전체적인 최적화된 결과를 얻었다. 연결선 상에서의 전력 소모나 지연시간이 점점 더 중요해지는 시스템-온-칩 (system-on-chip) 설계에서 본 연구의 통합적인 설계 방법은 매우 긴요하며 앞으로 효과적으로 이용될 수 있을 것이다.

• Proceedings of the Acoustical Society of Korea Conference
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• 1998.08a
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• pp.438-441
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• 1998

최근 미국 내 표준안으로서 많이 사용되고 있는 AC-3 오디오 알고리듬은 그 복잡성으로 인하여 실시간 구현을 위해선 프로세서로 구현하는 것이 적합하다. AC-3 복호화 알고리듬은 많은 부분이 실수연산으로 이루어져 있으므로 소수점을 고려한 연산이 필요한데, 프로세서로 구현할 때는 적은 비용과 빠른 속도로 실수연산을 수행하기 위해서 부동소수점보다는 고정소수점 연산이 유리하다. 그러나 고정소수점 연산시 발생하는 유한 단어길이 효과로 인하여 양자화 오차가 발생하므로 복호화된 오디오 신호의 음질저하를 최소화하기 위해서는 최적화가 필요하다. 본 논문에서는 AC-3 복호화 알고리듬의 부분별 양자화 오차를 분석하고 그 결과 가장 많은 오차를 발생시키는 역 TDAC 변환의 오차를 최적화하였다. Fast TDAC 변환이 FFT로 이루어져 있으므로 고정 소수점 연산시 오차가 적은 FFT 구조를 제안하였다. 제안된 구조를 사용하여 AC-3 고정소수점 복호화기를 C 언어를 사용하여 구현하였으며, AC-3 부동소수점 복호화기와 최종 PCM을 비교하여 그 성능을 평가하였다.

• Proceedings of the Korean Information Science Society Conference
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• 2007.06b
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• pp.401-405
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• 2007

본 논문은 임베디드 시스템에서 효율적인 파일 연산을 위한 메타 데이터의 구조와 파일 연산 최적화 기법을 제안한다. 플래시 메모리는 비휘발성이며 크기가 작고 전력소모도 적으며 내구성이 높아 임베디드 시스템에 널리 사용되고 있다. 하지만 제자리 덮어쓰기 (update-in-place)가 불가능하고 메모리 셀에 대한 초기화 횟수가 제한되어 있으며 바이트 단위의 입출력이 불가능하다. 이러한 하드웨어적 특성 때문에 NAND 플래시 메모리 전용 파일 시스템으로 YAFFS(Yet Another Flash File System)가 개발 되었지만 비효율적인 파일연산 과정의 문제가 존재한다. 본 논문은 YAFFS의 파일 연산을 분석하여 이를 개선시켜 파일 연산 최적화 기법을 제시하고, YAFFS에 적용하여 성능 평가를 한다.

• Proceedings of the Korean Information Science Society Conference
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• 2002.04a
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• pp.16-18
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• 2002

고속 회로 합성에 있어서, Wallace 트리 스타일은 연산을 위한 가장 효율적인 수행 방식의 하나로 인식 되어졌다. 그러나, 이러한 방법은 빠른 곱셈기의 수행이나 여러가지 연산수행 에 있어, 입력 시그널을 고려하지 않은 일반적인 구조로 수행되어졌다. 본 논문은 연산기에 있어서 이러한 제한점을 극복하는 문제를 다룬다. 우리는 캐리-세이브 방법을 덧셈, 뺄셈, 곱셈 이 혼합되어 있는 일반적인 연산 회로에 적용한다. 그 결과 효율적인 회로를 생성하며, 시그널 들의 임의의 시그널 스위칭 변화에 대해 회로의 전력 소모를 최적화 한다. 우리는 이러한 최적화 방법을 여러 디지털 필터에 적용시켜 보았고 이는 기존의 비트 단위가 아닌 캐리-세이브 수행방법보다 상당한 양의 전력 소모의 향상을 보였다.

• Proceedings of the Korea Multimedia Society Conference
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• 2003.11b
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• pp.994-997
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• 2003

행렬 연산은 계산 과학을 사용하는 공학 물리, 화학, 생명 과학, 경제학 등에서 다양하게 사용되고 있으며 이 행렬은 크기가 크고 대부분의 원소가 0 값을 갖는 희소 행렬일 경우가 많다. 본 논문에서는 희소 행렬의 연산 중, 회로 설계 시 최적화 과정에 사용되는 연산에서 문제가 되는 희소 행렬 A 와 블록 대각 행렬 H에 대하여 AH$A^{T}$ 의 연산을 효율적으로 행하는 방법들을 검토하고 메모리 접근 횟수를 모델링하여 수행 속도와 메모리 사용량 면에서 비교한다.

• Proceedings of the Korean Information Science Society Conference
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• 2004.10a
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• pp.688-690
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• 2004

플래시 메모리는 롬(ROM)의 특성과 램(RAM)의 특성, 저전력 등의 이점을 바탕으로 임베디드 시스템의 저장 장치로 많이 사용되고 있다. 그러나 특성상 읽기와 쓰기 연산의 속도가 많이 다르고, 쓰기 연산을 한번 수행한 부분에 다시 쓰기 연산을 하기 위해서는 먼저 지우기 연산을 수행해야 하고, 지울 수 있는 회수도 제한되어 있는 단점을 가지고 있다. 따라서 본 논문에서는 이런 특성들을 고려하여 저장 장치로서 플래시 메모리를 사용할 때 운영교제에서 최적화할 수 있는 부분 중 가상 메모리 시스템의 페이지 프레임 회수 기법을 최적화하여 쓰기와 지우기 연산의 수를 줄일 수 있는 방법을 제시한다.