• Journal of IKEEE
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• v.25 no.1
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• pp.218-228
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• 2021

This paper presents the high-efficiency DC-DC converter using the multi-resonant-circuit. The proposed converter has the power topology of half-bridge and utilizes the multi-resonant-circuit that is composed of 2 inductors (LL) and 1 capacitor (C) to achieve high-efficiency. The multi-resonant-circuit forms each resonant circuit of series circuit type with each resonant frequency, according to the operation modes. This paper first describes the operation pirinciples of proposed converter by the operation modes and steady-state fundamental approximation modelling. Then it shows a design example of the proposed converter based on the principles. And it is validated that the proposed converter has the operation characteristics of high-efficiency DC-DC power conversion through the experimental results of prototype converter implemented by the designed circuit parameters.

• Journal of the Institute of Electronics Engineers of Korea TC
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• v.39 no.3
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• pp.125-131
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• 2002

In this paper, a new concatenation scheme of serial concatenated convolutional codes is proposed and the performance analyzed. In the proposed scheme, each of information and parity bits of outer code is entered into inner code through interleaver and deinterleaver. Therefore, the interleaver size is same as the length of input frame. Since the interleaver size of proposed type is reduced to half of the conventional Benedetto type, the interleaver delay time required for iterative decoding is reduced. In addition the multiplexer and demultiplexer are not used in the decoder of the proposed type, the complexity of decoder can be also reduced. As results of simulation, the performance of proposed type shows the better error performance as compared to that of the conventional Benedetto type in case of the same interleaver size. And it can be observed that the difference of BER performance is increased with the increase of Eb/No. In case of the same length of input frame, the proposed type shows almost same performance with Benedetto type despite that the interleaver size is reduced by half.

• Journal of the Institute of Electronics Engineers of Korea TC
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• v.41 no.5
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• pp.19-25
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• 2004

In this paper, we propose optimal and suboptimal serial code acquisition schemes for chip-asynchronous direct-sequence spread-spectrum systems. The conventional serial code acquisition scheme is to compare each value of correlator outputs with a threshold individually. However, such a scheme is optimum only under the chip-synchronous assumption which is actually very difficult to be held prior to acquisition at the receiver because the signal-to-noise ratios before despreading are very low. In this paper, an optimal serial code acquisition scheme is derived based on the maximum-likelihood criterion under the more realistic and general chip-asynchronous environments. A suboptimal scheme, which is simpler but yields comparable performance to the optimal one, is also derived based on the criterion of local detection power Numerical results show that, under the chip-asynchronous environments, both the optimal and suboptimal serial code acquisition schemes outperform the conventional serial code acquisition scheme.

• Proceedings of the KIPE Conference
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• 2013.11a
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• pp.67-68
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• 2013

저가형 저전력 LED 구동회로에서는 종종 직렬 저항을 이용한 전류 밸런스 회로를 사용한다. 이러한 회로에서 밸런싱 저항은 양산시 생기는 LED 순방향 전압의 편차에 관계없이 LED 스트링간의 전류 밸런싱을 유지시키는 역할을 한다. 본 논문에서는 직렬 저항의 공칭값과 공급 전압값을 최적설계 하기위한 효과적인 설계 알고리즘을 제안한다. 제안한 알고리즘은 몬테카를로 기법을 사용하여 순방향 전압의 통계적인 산포와 직렬저항 소자의 상용값 및 공차를 동시에 고려하고, 비용함수를 도입하여 회로 최적화를 진행한다. 기존의 설계 방법 대비 성능 개선 정도를 구체적인 설계사례를 통해 비교 분석함으로써 제안 방법을 검증한다.

• Journal of KIISE:Computer Systems and Theory
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• v.33 no.12
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• pp.880-884
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• 2006

In an edge-weighted(positive, negative, or zero weights are possible) tree, we want to solve the problem of finding a longest path such that the sum of the weights of the edges in tile path is non-negative. To find a longest non-negative path of a tree we present a sequential algorithm with O(n logn) time and a CREW PRAM parallel algorithm with $O(log^2n)$ time and O(n) processors. where n is the number of nodes in the tree.

• Proceedings of the KIPE Conference
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• 2019.11a
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• pp.85-86
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• 2019

본 논문에서는 DQ 변환을 적용한 직렬-병렬 공진형 무선 전력 전송 시스템의 동기 좌표계 모델을 제안한다. 무선 전력 전송 시스템은 일반적으로 급전 측과 집전 측에 단상 전류가 흐르기 때문에 제어에 어려움이 있다. 따라서 정상 상태의 전압 및 전류의 수식을 이용하여 부하에 전달되는 전압 및 전류의 크기를 제어하는 경우가 많다. 따라서 과도 상태의 전압 및 전류의 동특성이 원하는 특성과 다르게 나타날 수 있다. 본 논문에서는 직렬-병렬 공진형 무선 전력 전송 시스템의 단상 전압 및 전류를 DQ 변환하여 과도 상태 및 정상 상태의 전압 및 전류의 동특성을 해석할 수 있는 등가 회로 모델을 제시한다.

• Proceedings of the KIPE Conference
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• 2015.07a
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• pp.325-326
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• 2015

본 논문에서는 입력 직류링크 전해 캐패시터와 power factor correction(PFC) 회로 없이 고효율과 고역률을 갖는 단일 전력 변환 직렬 공진형 AC-DC 컨버터를 제안한다. 제안된 컨버터의 1차측은 절연형 single-ended primary-inductor converter(SEPIC) 컨버터와 스위치의 서지 전압을 최소화하고 영전압스위칭을 위한 능동 클램프 회로로 구성되어 있다. 2차측은 큰전압 이득을 위한 배전압 회로로 구성되어 있으며 직렬 공진을 이용하여 다이오드의 영전류 스위칭을 달성함으로써 역방향 회복 문제를 해결 할 수 있다. 또한 별도의 PFC 회로와 입력 직류링크 전해 캐패시터 없이 제안된 역률개선 제어 알고리즘을 이용하여 간단한 구조로 고역률을 달성할 수 있다. 본 논문에서는 제안된 회로의 이론적 해석 및 시작품의 실험을 수행하여 타당성을 검증하였다.

• Proceedings of the KIPE Conference
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• 2016.11a
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• pp.21-22
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• 2016

본 논문에서는 차동전력조절방식을 추가하여 최대 전력점을 추종하는 동시에 출력단에 직렬로 연결된 부하가 전하 균등화 기능을 수행하는 회로를 제안한다. 제안하는 회로는 각각의 PV모듈을 제어를 하고, 이를 상태공간평균화기법을 이용하여 해석하였다. 본 논문에서의 전력조절기는 포워드컨버터로 구성 되어 있고, 주 컨버터인 전하균등화회로는 벅-플라이백컨버터로 구성하였다. 컨버터의 입력은 PV모듈을 직렬로 연결, 출력은 배터리를 직렬로 연결하여 제안한 기능을 구현하였다. 이에 따른 조건을 수식으로 증명하고, MATLAB과 모의 시뮬레이션 프로그램인 PSIM의 Bode plot을 비교하여 이를 검증하였다.

• Proceedings of the KIPE Conference
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• 2010.11a
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• pp.369-370
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• 2010

토카막(Tokamak)형 핵융합실험장치의 초전도전자석 전원공급장치는 수 kV, 수십 kA의 대전력 직류전원를 얻기 위한 ac-dc 컨버터가 필요하다. 이와 같은 고전압, 대전류 사양을 얻기 위하여 일반적으로 thyristor ac-dc 컨버터를 사용하며, 필요한 전류사양을 충족하기 위하여 다수의 대전류용 thyristor 소자를 병렬로 연결하여 각 암(arm)의 스위치를 구성한다. 이와 같이 다수의 반도체 스위치 소자를 병렬로 연결하여 사용하는 경우에는 각 단위 소자별 전압강하, 직렬회로 임피던스 및 전류 경로 차이 등의 이유로 균등한 전류 배분을 얻기가 쉽지 않다. 본 논문에서는 각 암(arm)마다 8개씩의 대전류 thyristor 를 병렬로 연결 구성하여 제작한 시작품 단상 컨버터에 대한 전류배분 실험을 실시하고 그 결과를 분석 및 정리한다.

• Journal of the Korea Society of Computer and Information
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• v.6 no.3
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• pp.56-63
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• 2001

In this paper, The GF(216) multiplier using its subfields GF(24) is designed. This design can be used to construct a sequential logic multiplier using a bit-parallel multiplier for its subfield. A finite field serial multiplier using parallel multiplier of subfield takes a less time than serial multiplier and a smaller complexity than parallel multiplier. It has an advatageous feature. A feature between circuit complexity and delay time is compared and simulated using C language.