• 대한전자공학회논문지SD
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• 제38권12호
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• pp.25-35
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• 2001

복잡한 thin film transistor-liquid crystal display (TFT-LCD) array 회로의 전기적 특성을 분석하기 위해서는 PSPICE나 AIM-SPICE와 같은 회로 시뮬레이터를 사용하는 것이 필수적이다. 본 논문에서는 SPICE 시뮬레이션을 위한 다결정 실리콘 (poly-Si) TFT 소자의 입력 변수 추출을 체계화하는 방법을 도입한다. 이 방법을 excimer laser annealing 및 silicide mediated crystallization 방법으로 각각 제작된 다결정 실리콘 TFT 소자에 적용하여 실험 결과와 잘 일치하는 결과를 얻었다. SPICE 시뮬레이터 중에서 PSPICE는 graphic user interface(GUI) 방식의 편의성을 제공하므로 손쉽게 복잡한 회로를 구성할 수가 있다는 장점이 있으나, poly-Si TFT 소자 모델을 가지고 있지 않다. 이 연구에서는 PSPICE에 다결정 실리콘 TFT 소자 모델을 이식하고, TFT가 이식된 PSPICE를 사용하여 poly-Si TFT-LCD 단위 화소 및 라인 RC 지연을 고려한 화소에 대한 전기적 특성을 분석하였다. 이러한 결과는 TFT-LCD 어레이 특성 분석을 위한 시뮬레이션을 효율적으로 수행하는데 기여할 수 있을 것으로 기대된다.

• 한국산학기술학회논문지
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• 제7권4호
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• pp.616-624
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• 2006

본 논문은 집중소자가 결합된 결함접지구조를 갖는 초고주파 전송선로의 전기적 특성에 관하여 기술하고 있다. 주기구조의 일종인 결함접지구조를 전송선로에 삽입하면, 등가의 부가적인 인덕턴스와 캐패시턴스에 의하여 표준형 전송선로에는 없던 저역통과, 대역차단 또는 대역통과 특성이 발생하며, 전송선로의 전기적 길이가 늘어나는 지연파 특성이 나타난다. 여기에 다시 저항, 캐패시터, 인덕터와 같은 집중소자가 결합되면 공진주파수의 변화를 포함한 다양한 전송특성의 변화가 발생한다. 본 논문에는 결합되는 집중소자들의 값에 따른 DGS 전송선로의 특성 변화를 예측하고 실험적으로 검증하였다.

• 비파괴검사학회지
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• 제35권5호
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• pp.299-306
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• 2015

일반 위상배열 시스템에서는 다수의 압전소자를 가지는 탐촉자의 개별 소자에 인가하는 시간지연을 조절함으로써 초음파빔을 전자적으로 제어하고 초음파 영상을 획득한다. 반면, full matrix capture(FMC) 기술은 위상배열 탐촉자에 대해 하나의 소자에서 초음파를 입사시킨 신호를 모든 압전소자에서 수신하고, 이 방법으로 모든 가능한 송수신 조합의 신호 데이터를 수집하는 방법이다. 이 FMC 데이터는 후처리를 통해 초음파 영상으로 재구성될 수 있으며, 기존 위상배열 초음파 영상과 동등한 영상뿐만 아니라 가상적으로 관심영역의 모든 지점에 집속하여 분해능과 선명도가 향상된 total focusing method(TFM) 영상으로도 합성이 가능하다. 본 논문에서는 일반 위상배열장치를 이용하여 FMC가 가능하도록 시스템을 구현하고, 취득된 FMC 신호로부터 sector B-scan 및 TFM 이미지를 영상화하는 알고리즘에 대한 연구를 수행하였다.

• 한국정보통신학회논문지
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• 제11권9호
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• pp.1717-1723
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• 2007

본 연구에서는 PLZT(10/30/70), PLT(10), PZT(30/70) 강유전체 박막을 이용한 quasi-MFISFET (Metal-Ferroelectric-Insulator-Semiconductor FET) 소자를 제작하여 드레인 전류 특성을 조사하였다. 이로부터, quasi-MHSFET 소자의 드레인 전류 크기가 강유전체 박막의 분극 크기에 따라 직접적인 영향을 받으며 결정된다는 사실을 알 수 있었다. 또, ${\pm}5V$ 와 ${\pm}10V$의 게이트 전압변화를 주었을 때 메모리 윈도우는 각각 0.5V 와 1.3V 이었고, 강유전체 박막에 인가되는 전압에 의해 만들어지는 항전압의 변동에 따라 메모리 윈도우가 변화된다는 사실을 확인할 수 있었다. MFISFET 소자의 retention 특성을 알아보기 위 해 PLZT(10/30/70) 박막의 전기장과 시간지연에 따른 누설전류 특성을 측정하여 전류밀도 상수 $J_{ETO}$, 전기장 의존 요소 K, 시간 의존 요소 m을 구하고, 이들 파라미터를 이용하여 시간에 따른 전하밀도의 변화를 정량적으로 분석하였다.

• 전자공학회논문지C
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• 제36C권6호
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• pp.9-17
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• 1999

본 논문에서는 시간제약 조건을 고려한 새로운 CPLD 기술매핑 알고리즘을 제안한다. 본 기술매핑 알고리즘은 주어진 논리식을 DAG로 구성하여 각 노드를 검색한 후, 출력에지가 2이상인 노드를 분할하지 않고 노드를 복제(replication)하여 DAG을 재구성함으로써 지연시간과 CLB의 개수가 최소화 되도록 하였다. 즉, 시간제약 조건과 소자의 지연시간을 이용하여 그래프 분할이 가능한 다단의 수를 정한다. 그런 다음 각 노드의 초기비용과 전체비용을 계산하여 CLB의 k-OR텀수보다 비용이 초과되는 노드를 분할하여 서브그래프를 구성한다. 분할된 서브그래프들은 collapsing을 통해 노드들을 병합하고 네 번째로 주어진 소자의 CLB안에 있는 k-OR텀 개수에 맞게 Bin packing를 수행하였다. 본 논 문에서 제안한 기술매핑 알고리즘을 MCNC 논리합성 벤치마크 회로들에 적용하여 실험한 결과 기존의 기술 매핑 툴인 TEMPLA에 비해 CLB의 개수가 18% 감소되었다.

• 한국컴퓨터정보학회논문지
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• 제4권3호
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• pp.35-46
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• 1999

본 논문에서는 시간적 조건에서 실행시간을 개선한 새로운 CPLD 기술매핑 알고리즘을 제안한다. 본 기술매핑 알고리즘은 주어진 논리식을 DAG로 구성하여 각 노드를 검색한 후. 출력 에지의 수가 2이상인 노드를 분할하지 않고 최상위 노드만을 복제(replication)하여 DAG를 팬 아웃 프리 트리로 재구성함으로써 지연시간과 CLB의 개수가 최소화되며 실행 시간도 개선하였다. 시간제약 조건과 소자의 지연시간을 이용하여 그래프 분할이 가능한 다단의 수를 정하고, 각 노드의 초기비용과 전체비용을 계산하여 CLB의 k-OR텀수보다 비용이 초과되는 노드를 분할하여 서브그래프를 구성한다. 분할된 서브그래프들은 collapsing을 통해 노드들를 병합하고. 주어진 소자의 CLB안에 있는 k-OR텀 개수에 맞게 Bin packing를 실행하였다. 본 논문에서 제안한 기술매핑 알고리즘을 MCNC 논리합성 벤치마크 회로들에 적용하여 실험한 결과 기존의 CPLD 기술 매핑 툴인 TMCPLD에 비해 실행 시간이 20.3% 감소되었다.

• 전기전자학회논문지
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• 제6권1호
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• pp.21-29
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• 2002

본 논문에서는 전부 디지털 회로로 구성된 고 해상도의 DLL(Delay Locked Loop)를 제안하였다. 제안된 회로는 위상 검출기, 지연 선택 블록, 그리고 각각의 지연 체인을 가지는 Coarse, Fine 그리고 Ultra Fine 위상조정 블록의 삼 단의 형식으로 되어 있다. 첫 번째 단은 Ultra Fine 위상조정블록으로 고 해상도를 얻기 위하여 Vernier Delay Line을 사용하였다. 두 번째와 세 번째 단은 Coarse와 Fine 위상조정블록으로 각각의 단위 지연 체인을 이루는 단위 지연 소자의 해상도 만큼의 위상 제어를 하게 되며, 두 단은 상당히 비슷한 구조를 이루고 있다. 회로는 HSPICE를 이용하여 공급 전압이 3.3V인 $0.35{\mu}m$ CMOS 공정으로 시뮬레이션 되었다. 시뮬레이션 결과 회로의 해상도를 약 10ps로 높일 수 있었으며, 동작 범위는 250MHz에서 800MHz 이다.

• 한국전자파학회논문지
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• 제28권6호
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• pp.478-486
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• 2017

본 논문은 광대역 컨포멀 위상배열 안테나 빔형성 시 발생하는 조향오차를 보상하고, 목적하는 빔형성을 위한 알고리즘을 제안한다. 광대역 빔 조향을 위하여 본 연구에서는 TTD(True Time Delay) 방식을 채택하였으며, 긴 시간의 지연을 위하여 기판 회로상에 구현을 하였다. 빔 조향 오차의 원인은 배열 안테나 소자간의 상호간섭, 지연회로 기판의 분산 특성 및 디지털 제어에 의한 quantization 오차 등이 있다. 본 논문에서 TTD 회로의 분산 및 quantization 오차는 절대적인 지연시간보다 배열소자간의 상대적인 지연시간 차이를 최적화 하는 방향으로 분산 및 quantization 오차의 영향을 최소화하였다. 제안된 조향오차 보상기법을 2~4 GHz 대역의 컨포멀 위상배열 구조에 적용하여 측정값과 비교하여 그 타당성을 검증하였다.

• 융합신호처리학회논문지
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• 제1권2호
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• pp.169-176
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• 2000

유한정정 특성은 시간영역에서 디지털 제어시스템 설계를 위해 잘 정립이 되어 있다. 그러나 연속시간 제어시스템에서는 유한정정 특성은 불가능한데, 그 이유는 디지털 제어시스템에서 사용하는 이론으로 유한정정 특성을 나타내게 설계하여도 샘플링점에서는 유한정정이 되나, 샘플링점간에 리플이 존재하기 때문이다. 그러나 몇몇 학자들이 지연요소를 제안하여 이러한 문제를 해결하였다. 지연요소는 연속계에서 유한라플라스변환의 성질로부터 얻은 개념이다. 유한정정제어기 설계를 위해서는 유한정정외에 내부모델안정성, 실현가능성 등의 조건들을 추가로 설정하고, 이런 조건들이 만족되게 오차 전달함수의 미지계수, 팍점 등을 구할 수 있다. 지연소자로 된 미지 다항식을 계산할 수 있다. 실시스템에 대한 적용을 위해서는 이러한 조건외데 견실성에 관한 조건이 첨가될 수 있다. 본 논문에서는 1개 지연요소를 사용하여 오차전달함수를 표시하고, 유한정정에 관련된 조건들외에 견실성을 고려한다. 견실성의 지표로는 가중감도함수를 선택하고, 이의 $H_{infty}$놈이 최소가 되도록 유한정정제어기를 설계한다. 즉 오차전달함수의 극점을 초기값을 계속 사용하지 않고 견실성지표의 $H_{infty}$놈이 최소화되도록 극점을 최적화하여 최적설계를 한다.

• 대한기계학회논문집A
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• 제24권4호
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• pp.972-981
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• 2000

The phased array transducer has two distinct advantages. One is rapid scanning comparing with the conventional mechanical or manual scanning system. Therefore, output image is represented in real-time. The other is the dynamic focusing and the dynamic steering of ultrasonic beam. Only the delay times that are controlled electrically are used to focus and to steer beam without any lenses or wedges. In this study, the profile of the ultrasonic beam for the phased array transducer has been simulated in the Huygens principle with varying the inter-element spacing of the linear phased array transducer. From the result of this study, it was found that the ultrasonic beam spread wider as the inter-element spacing was decreased. However, the focusing effect was improved, even when the number of the element was not big. In addition, there was grating lobes that are constructed when the inter-element spacing is more than half wavelength. However, this grating lobe has lower amplitude than the main lobe.