• Proceedings of the Korean Institute Of Construction Engineering and Management
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• autumn
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• pp.438-441
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• 2003

Construction delays are a common occurrence of most construction projects and difficult to analyze. there are some techniques to analyze delays, such as using CPM, Bar Chart but they are not enough to analyze concurrent and productivity lost delays. Productivity lost delays are different to interruption delays in computing the number of delays and analyzing concurrent delay. This paper describes the delay analysis method considering productivity including concurrent delay analysis.

• Proceedings of the Korean Information Science Society Conference
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• 2000.10c
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• pp.511-513
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• 2000

종단간 전송 지연은 시각 동기, 네트워크 성능 측정 등에서 매우 중요한 요소이다. 그러나 IP에 기반하고 있는 Internet은 여러 통신망 상의 지연 요소를 정확히 전달할 수 있는 구조가 없기 때문에 종단간 전송에 있어 전송 지연을 정확하게 알 수 없다. 특히 UDP 네트워크의 경우 전송할 때와 수신할 때 경로가 같지 않기 때문에 일반적으로 일주 지연 시간을 이용하지만 각 편도 전송 지연 시간 차이는 시스템의 다른 요소에 대해서 오류 요소로 작용할 수 있다. 본 논문에서는 일주 지연 시간을 전송시 지연 시간과 수신시 지연 시간으로 따로 측정 분석하였다. 측정 결과 편도 전송 지연 시간 차이 값은 수십 밀리초 범위를 가지며 이는 NTP 등에서 시각을 동기화 할 때 통상적인 정확도, 수 밀리초를 훨씬 넘어선다. 이것은 편도 지연 시간 차이값이 시각 동기, 네트워크 성능 평가 등에서 중요한 오류값으로 작용한다는 것을 의미한다. 분석 결과를 실험 데이터에 적용할 경우 실제 편도 지연 시간에 근사한 값을 구할 수 있고 좀더 정확한 시각 동기, 네트워크 성능 평가가 가능하게 된다.

• Journal of IKEEE
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• v.3 no.1 s.4
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• pp.50-56
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• 1999

This paper presents a new technique for generating precise clock delays. The technique can obtain finer timing resolution less than the gate delay of the delay chain by locking in multiple clock period. Using this technique, a 250ps of timing resolution could be achieved from a 750ps delay of the single delay stage in a DLL(Delay Locked Loop) structure. The delay chain of the proposed circuit is locked on three times of the clock period and a finer delay resolution than the absolute gate delay is achieved and verified through the simulation.

• Journal of the Institute of Electronics Engineers of Korea SC
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• v.41 no.5
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• pp.19-27
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• 2004

A delay dependent fuzzy $H_2/H_{\infty}$ controller design method for delayed fuzzy dynamic systems is considered. Using delay-dependent Lyapunov function, the asymptotical stability and $H_2/H_{\infty}$ performance problem are discussed. A sufficient condition for the existence of fuzzy controller is presented in terms of linear matrix inequalities(LMIs). A simulation example is given to illustrate the design procedures and performances of the proposed methods.

• 한국HCI학회:학술대회논문집
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• 2007.02a
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• pp.76-82
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• 2007

햅틱 협업을 위한 네트워크는 기본적으로 지연, 지터, 손실의 제약을 가진다. 햅틱은 정보의 속도에 민감하므로 네트워크 환경에서 협업을 이루어내기에 많은 제약이 있다. 특히 협업의 품질을 감소시키는 네트워크 지연을 보상하기 위한 연구가 필요하다. 본 논문에서는 물체의 좌표 전송을 기반으로 한 햅틱 협업이 높은 수준의 지연시간을 지닌 네트워크에서 발생할 수 있는 문제를 정의하고 그 원인을 파악하여 안정적인 협업을 유지하기 위하여 네트워크 지연 문제를 보상할 수 있는 기법을 제시한다. 네트워크 지연에 의해서 물체를 밀 때 더 많은 힘을 사용되는 현상과 클라이언트들이 물체를 들어올릴 때 물체가 진동하는 현상이 발생된다. 이 문제를 해결하기 위해 물체의 강도를 변경하는 방법을 제안한다. 지연 시간의 수준이 증가하여도 지연 문제가 발생하지 않게 함과 동시에 최대한 원래 물체 강도를 유지하기 위해서 클라이언트가 물체에 발생시키고자 하는 힘과 서버에서 물체에 발생시키는 힘을 같도록 만드는 수식을 유도한다. 이 수식을 이용하여 지연의 크기에 관계없이 클라이언트가 물체의 위치를 제어할 수 있다. 지연 보상 기법을 통해 햅틱 미디어의 품질을 유지하면서 지연에 의한 문제를 해결하는 방안을 제시하며, 실제 실험을 통하여 결과를 확인한다.

• Proceedings of the Korean Nuclear Society Conference
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• 1998.05a
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• pp.221-226
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• 1998

과잉온도 차온(Overtemperature $\Delta$T) 및 과잉출력 차온(Overpower $\Delta$T)트립에 쓰이는 온도 측정계통 총 지연시간은 6초로 구성되며 RTD 우회배관 제거시 4.5초의 RTD 응답시간(일차지연 상수로 가정)과 1.5초의 순수지연시간(전자회로 지연시간 + 그립퍼 풀림시간등)으로 구성된다. 그러나 RTD우회배관 제거전 사고분석을 일차지연상수를 3.5초, 순수지연을 2.5초로 모델링하였으므로 Simulink를 통한 영향분석과 Rack 응답시험 계단파 입력신호의 타당성을 평가하였다. RTD 응답시간은 전형적인 1차 지연요소로 나타내며 계전기나 제어봉 Gripper Release 시간 등은 순수 지연으로 가정하고 분석을 수행하고 기타 지연/지상 필터를 발전소와 동일하게 모델링하여 분석하므로써 발전소에서 일어나는 과도현상을 묘사할 수 있다는 점을 고려할 때 RTD우회배관 제거후 응답시간 지연상수가 바뀌더라도 안전하다는 결론에 도달했다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.38 no.4
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• pp.24-24
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• 2001

빠른 반도체 기술의 발전으로 인하여 VLSI 회로의 복잡도는 크게 증가하고 있다. 그래서 복잡한 회로를 테스팅하는 것은 아주 어려운 문제로 대두되고 있다. 또한 집적회로의 증가된 집적도로 인하여 여러 가지 형태의 고장이 발생하게 됨으로써 테스팅은 더욱 중요한 문제로 대두되고 있다. 이제까지 일반적으로 지연 고장 테스팅에 대한 신뢰도는 가정된 고장의 개수에 대한 검출된 고장의 개수로 표현되는 전통적인 고장 검출율로서 평가되었다. 그러나 기존의 교장 검출율은 고장 존재의 유무만을 고려한 것으로써 실제의 지연 고장 테스팅에 대한 신뢰도와는 거리가 있다. 지연 고장 테스팅은 고착 고장과는 달리 경로의 진행 지연과 지연 결함 크기 그리고 시스템 동작 클럭 주기에 의존하기 때문이다. 본 논문은 테스트 중인 경로의 진행 지연과 지연 결함 크기를 고려한 새로운 고장 검출율 메트릭으로서지연 결함 고장 검출율(delay defect fault coverage)을 제안하였으며, 지연 결함 고장 검출율과 결함 수준(defect level)과의 관계를 분석하였다

• KSCE Journal of Civil and Environmental Engineering Research
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• v.26 no.5D
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• pp.839-848
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• 2006

Korea has become the 5th country to own and operate the high speed railroad in 2004. However, there were many difficulties until Koreans enjoy the first bullet train service with the average hourly speed of 300km. The high speed railroad requires elevated quality standards differently from the traditional railways. In addition to the technical difficulties, the construction project itself was an unpleasant case with huge delays and cost overruns mainly due to the lack of experiences, deficiency of owner$^{\circ}{\O}$s role, and increase of public resistances triggered by environmental concerns. This paper analyzes the reasons for delays on this mega-project. With respect to the characteristics of the whole project level, it is very complicated/linear project, whose total length is around 412 km with the composition of various sections in the route of the railway which have basically different conditions. For that reason, the analysis is performed in both macro and micro level. First, macroscopic analysis is performed to find critical subdivisions in the railway route that induces the significant delay in the opening due date. Then, microscopic analysis is followed to quantify the causes and effects of delays focused on these critical subdivisions in more detailed way. Finally, this paper provides lessons learned from this project to avoid the decisive delays in performing the similar large-scaled projects.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.21 no.7
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• pp.1261-1266
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• 2017

A random and systematic jitter suppressed delay locked loop (DLL)-based clock generator with a delay-time voltage variance converter (DVVC) and an averaging circuit (AC) is presented. The DVVC senses the delay variance of each delay stage and generates a voltage. The AC averages the output voltages of two consecutive DVVCs to suppress the systematic and random delay variance of each delay stage in the VCDL. The DVVC and AC averages the delay time of successive delay stages and equalizes the delay time of all delay stages. In addition, a capacitor with a switch working effectively as a negative feedback function is introduced to reduce the variation of the loop filter output voltage. Measurement results of the DLL-based clock generator fabricated in a one-poly six-metal $0.18{\mu}m$ CMOS process shows 13.4-ps rms jitter.

• Proceedings of the Korean Information Science Society Conference
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• 2000.10c
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• pp.322-324
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• 2000

인터넷을 통한 실시간 멀티미디어 전송에 있어서 인터넷이 "Best effort" 서비스이기 때문에 지연과 지연변이 그리고 패킷 손실 등이 발생하게 되어 서비스의 질에 큰 영향을 미치게 된다. 더욱이 멀티미디어 데이터는 시간에 민감하다는 속성 때문에 네트워크상의 지연이나 지연 변이는 클라이언트 측의 재생지연과 버퍼의 Underflow, 미디어간 동기의 어긋남을 발생시킬 수 있다. 본 논문에서는 이를 해결하기 위해서 네트워크나 서버 측에서의 접근이 아닌 클라이언트의 측면에서 접근하였다. 기존 adaptive한 기법[2][3]을 도입, 개선하므로써 클라이언트가 네트워크의 상태에 적응하여 지연과 지연변이의 영향을 최소화시키도록 클라이언트의 버퍼관리와 playback control을 설계하였다.ol을 설계하였다.