RSA-CRT는 RSA의 속도를 개선하기 위한 가장 대표적인 기법이다. RSA-CRT는 RSA에 사용되는 두 비밀소수의 법에서 각각 연산을 수행하기 때문에 RSA에 비해 약 4배가량 빠른 속도로 연산할 수 있다. 하지만 RSA에서 법 생성 후 바로 파기할 수 있었던 비밀 소수를 연산에 직접 사용함으로서 오류 주입공격 시 이를 노출하게 되는 문제가 있다. 이를 해결하기 위한 가장 대표적인 기법이 오류 확산에 기반을 둔 기법이다. 이 기법은 주입된 오류가 암호문 전체에 영향을 미치기 때문에 공격자가 비밀 소수를 얻기 힘들지만 독립적으로 진행되었던 연산을 순차적으로 해야 하며, 여전히 오류주입 공격에 취약하다는 문제점이 있다. 본 논문에서는 오류주입 공격에 강건하며 병렬처리가 가능하도록 공통법을 이용한 RSA-CRT 기법과 메시지를 각각의 법에서 연산한 RSA-CRT기법을 제안한다. 제안하는 기법은 최대 병렬연산을 통해 2회의 지수연산 시간밖에 소요되지 않기 때문에 빠른 연산속도를 제공하면서 오류주입 공격으로부터 비밀 소수의 노출을 보호할 수 있다.
V-BLAST의 신호 복원을 위한 기법으로는 MMSE, ZF, ML 등이 있으며, 이중 ML 기법이 최적의 성능을 나타낸다. 그러나 ML 기법은 송신안테나 수와 변조차수에 따라 연산복잡도가 지수적으로 증가하는 문제점이 있다. 본 논문에서는 V-BLAST의 신호 복원을 위해 보다 낮은 복잡도를 갖는 저 복잡도 선형 ML검출 기법을 제안하고 이 시스템을 기존의 검출 기 법들과 BER과 연산량 측면에서 비교, 분석하였다. 분석결과 제안한 검출기법의 BER 성능은 ZF과 MMSE 검출기법보다 우수하였고 ML 검출기법과는 유사하였다. 그러나 연산량 측면에서는 제안한 시스템의 연산량이 ML 검출기법의 연산량보다 약 50%정도 적었다. 이 결과들을 통해 본 논문에서 제안한 저 복잡도 선형 ML 검출기법이 기존의 검출기법 보다 우수함을 알 수 있다.
영상처리에 쓰이는 기계학습 방법 중 하나인 SVM은 일반화 능력이 뛰어나 객체를 분류하는 성능이 뛰어나다. SVM을 이용하여 객체를 분류하기 위해서는 여러 번의 MAC 연산을 반복해서 수행해야 한다. 하지만 영상의 해상도가 늘어남에 따라 분류를 해야 하는 개체가 늘어나게 되면 연산 시간이 증가하게 되어 실시간 처리를 요하는 고속 시스템에 사용하기 어렵다. 본 논문에서는 실시간 처리를 요하는 고속 시스템에서도 사용이 가능한 SVM 분류기 하드웨어 구조를 제안한다. 실시간 처리를 하는데 제한 요소가 되는 반복 연산은 병렬처리를 통하여 동시에 계산할 수 있게 하였고 다양한 종류의 특징점 추출기와도 호환이 가능하도록 설계하였다. 하드웨어 구현에 사용한 커널은 RBF 커널이며 커널 사용으로 생기는 지수 연산은 식을 변형하여 고정소수점 연산이 가능하도록 하였다. 제안한 하드웨어의 성능을 확인하기 위해 Xilinx ZC706 보드에 구현하였고 $1360{\times}800$ 해상도 이미지에 대한 수행 시간은 동작 주파수 100 MHz에서 약 60.46 fps로 실시간 처리가 가능함을 확인했다.
최근 임베디드 시스템에서 사용되는 데이터의 크기가 증가함에 따라, 대용량의 데이터를 안전하게 수신하기 위한 ECC (Error Correction Code) 복호화 연산의 필요성이 강조되고 있다. 본 논문에서는 GPU가 내장된 임베디드 시스템에서 해밍 코드를 사용하여 ECC 복호화를 할 때, 신드롬 벡터를 계산하는 연산의 수행을 가속할 방법을 제안한다. 제안하는 가속화 방법은, 복호화 연산의 행렬-벡터 곱셈이 희소 행렬을 나타내는 자료 구조 중 하나인 CSR (Compressed Sparse Row) 형식을 사용하고, GPU의 CUDA 커널에서 병렬적으로 수행되도록 한다. 본 논문에서는 GPU가 내장된 실제 임베디드 보드를 사용하여 제안하는 방법을 검증하였고, 결과는 GPU 기반으로 가속된 ECC 복호화 연산이 CPU만을 사용한 경우에 비하여 수행 시간이 감소하는 것을 보여준다.
Gauss Sieve는 격자 기반 문제 중 하나인 SVP를 풀기 위한 알고리즘으로 지수 시간 및 공간 복잡도를 필요로 한다. 알고리즘의 종료 조건은 공간 복잡도와 관련이 있는 리스트의 크기 및 충돌 횟수에 의해 결정된다. 여기서 충돌이란 샘플링 된 벡터에 대한 축소 연산 뒤 이미 리스트에 존재하는 벡터와 동일한 벡터가 되는 상황을 의미하며 일정 횟수 이상의 충돌이 발생할 경우 알고리즘은 종료된다. 기존 알고리즘으로부터 제시된 공간 복잡도를 기준으로 실제 실행 결과를 확인하였을 때, 가장 짧은 벡터를 발견한 이후에도 불필요한 연산이 지속되는 것을 확인하였다. 이는 기존의 종료 조건이 필요 이상으로 크게 설정되었음을 의미한다. 따라서 본 논문에서는 불필요한 연산이 반복되는 지점을 파악한 뒤 기존에 필요로 하는 연산의 횟수에 대한 최적화를 진행한다. 종료 조건이 되는 충돌의 임계값과 샘플 벡터가 생성되는 분포를 조정하는 방식으로 실험을 진행하였으며 실험 결과 가장 큰 비중을 차지하는 축소 연산은 62.6% 감소하였으며 이에 따른 공간 및 시간 복잡도는 각각 4.3%, 1.6% 감소하였다.
온라인/오프라인(On-line/off-line) 서명은 오프라인 단계에서 서명생성에 필요한 무거운 연산을 수행하고, 온라인 단계에서 간단한 연산만으로 최종 서명을 완성하는 기법이다. 이는 다수의 사용자에게 즉각적인 서명 응답을 해야 하는 응용환경에 적합하다. 본 논문에서는 RSA 문제에 기반한 새로운 온라인/오프라인 서명기법을 두 가지로 제안한다. 첫 번째 기법은 온라인 서명 시 고정된 밑수에서의 지수승이면 되고, 두 번째 기법은 해쉬연산과 같은 매우 간단한 계산만으로 온라인 서명을 완성할 수 있다. 두 서명의 안전성은 모두 RSA 문제로 환원되는데, 랜덤 오라클 모델에서 안전성 손실 없이 증명이 된다.
본 논문에서는 $GF(2^m)$ 상에서$AB^2 $연산을 위한 두 가지 새로운 알고리즘과 구조를 제안한다. 먼저 Linear Feedback Shift Register 구조기반의 A$B^2$ 곱셈 알고리즘을 제안하고, 이를 기반으로 비트순차 구조를 설계한다. 그리고, 기본 구조로부터 변형된 변형 $AB^2 $ 곱셈기를 설계한다. 제안된 구조는 기약다항식으로 모든 계수가 1인 속성의 All One Polynomial을 이용한다. 시뮬레이션 결과 제안된 구조가 구조복잡도면에서 기존의 구조들보다 훨씬 효율적이다. 제안된 곱셈기는 공개키 암호의 핵심이 되는 지수기의 구현을 위한 효율적인 기본구조로 사용될 수 있다.
본 논문은 FPGA 기반에서 실수형 프로세서의 설계 및 구현에 대한 내용과 이를 이용하여 휴머노이드 로봇 팔의 위치제어를 위한 PD 제어기반의 신경회로망 제어기의 구현에 대한 내용이다. 설계된 프로세서는 명령어 기반의 처리를 통해 산술 연산 뿐만 아니라 로봇의 제어에 사용되는 외부 모듈의 사용이 가능하도록 설계하였으며, 신경회로망 구현에 사용되는 지수함수를 효율적으로 근사화하기 위한 Taylor series를 이용한 알고리즘을 하드웨어 레벨에서 구현하였다. 휴머노이드 로봇 팔의 위치 추종을 위해 고전적인 PD 제어기를 설계하고 PD 기반의 신경회로망 제어기를 설계하였다. 로봇 팔의 6축 제어를 위한 신경회로망 제어기에 요구되는 많은 연산을 감당하도록 하기 위해 설계된 프로세서를 통해 정의된 프로그래밍언어로 제어 프로그램을 작성하였다. PD 제어기와 PD 기반의 신경회로망 제어기를 하드웨어에 설계하여 로봇팔의 위치 추종을 실험하였으며 성능을 비교 검증하였다. 프로세서는 Altera의 Stratix II EP2S180 DSP development board에 구현되었으며 실험적으로 25MIPS의 성능을 가지는 것으로 나타났다.
무선인터넷 접속 프로토콜의 사실상 국제표준이라 할 수 있는 WAP 프로토콜의 규격을 제정하는 WAP 포럼에서는 인증서 및 비밀키의 저장, 그리고 암/복호화 및 전자서명/검증 등의 연산을 지원하기 위한 무선인증모듈 규격을 정의하고 있다. 스마트카드로 구현되는 무선인증모듈의 사용 형태를 고려할 때, 다양한 플랫폼에서의 사용과 사용자의 이동성 지원, 그리고 무선인증모듈을 이용한 정보보호 특성 보장은 필수적인 요구조건이다. 본 논문은 무선인증모듈을 스마트카드로 구현함에 있어 멀티 애플리케이션을 지원하고, 기능 확장성을 보장하기 위한 PKCS #15 기반의 무선인증모듈 설계와 구현 결과를 보인다. 본 논문에서는 접촉형 스마트카드에 대한 국제규격인 ISO/IEC 7816 시리즈 규격을 준수한 설계를 보이고, 지수승 모듈러 연산을 하드웨어적으로 지원받아 RSA 1024 비트 암/복호화 및 전자서명/검증을 처리하는 결과를 보인다.
본 논문에서는 유한 필드 GF(2$_{m}$ ) 상에서 모듈러 곱셈 A($\chi$)B($\chi$) mod P($\chi$)을 수행하는 새로운 선형 문제-크기(full-size) 시스톨릭 어레이 구조인 LSB-first 곱셈기를 제안한다. 피연산자 B($\chi$)의 LSB(least significant bit)를 먼저 사용하는 LSB-first 모듈러 곱셈 알고리즘으로부터 새로운 비트별 순환 방정식을 구한다. 데이터의 흐름이 규칙적인 순환 방정식을 공간-시간 변환으로 새로운 시스톨릭 곱셈기를 설계하고 분석한다. 기존의 곱셈기와 비교할 때 제안한 곱셈기의 면적-시간 성능이 각각 10%와 18% 향상됨을 보여준다. 또한 같은 설계방법으로 곱셈과 제곱연산을 동시에 수행하는 새로운 시스톨릭 곱셈/제곱기를 제안한다. 유한 필드상의 지수연산을 위해서 제안한 시스톨릭 곱셈/제곱기를 사용할 때 곱셈기만을 사용 할 때보다 면적-시간 성능이 약 26% 향상됨을 보여준다.
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[게시일 2004년 10월 1일]
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