• Proceedings of the KIPE Conference
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• 2014.07a
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• pp.502-503
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• 2014

HEV를 구동시키는 인버터 시스템은 고정 주파수로 스위칭하는 PWM(Pulse Width Modulation)방식으로 구동이 된다. 고정주파수를 이용한 PWM은 전류제어의 주기가 일정하기 때문에 디지털 화가 쉬운 장점을 가지고 있다. 하지만 그로인한 특정 주파수 부분에 고조파가 생성이 되게 되는데 이 고조파로 인해 소음이 유발된다. 하지만 이 소음을 억제하기 위해서 랜덤PWM을 사용하게 되면 전류 제어가 고정주파수로 스위칭하는 PWM에 비해서 완벽하게 되기가 어렵다. 따라서 본 논문에서는 HEV의 소음을 저감시키면서 동시에 전류제어도 가능한 랜덤PWM기반의 전류제어 방법을 연구하였다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.19 no.10
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• pp.1973-1981
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• 1994

A PLDRO(Phase Locked Dielectric Resonator Oscillator) in Ku-band(10.95-11.70GHz) is designed with the concept of the feedback property of PLL(Phase Locked Loop). A series feedback type DRO is developed, and VCDRO(Voltage Controlled Dielectric Resonator Oscillator) using a varactor diode as a voltage-variable capacitor is implemented to tune oscillating frequency electrically. Then, PLDRO is designed by using a SPD(Sampling Phase Detector). This PLDRO is phase-locked voltage controlled DRO to reference source(VHF band) by SPD at 10.00 GHz for European FSS(Fixed Satellite Service). The PLDRO generates output power greater than 10dBm at 10.00 GHz and has phase noise of -80 dBc/Hz at 10 KHz offset from carrier. This PLDRO achieves much better frequency stability than conventional VCDRO.

• Proceedings of the KIPE Conference
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• 2007.07a
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• pp.185-187
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• 2007

기존 LCD 백라이트 인버터 시스템은 램프 관전류 제어를 위해 인버터 구동 펄스 폭의 크기를 변조하는 PWM(Pulse Width Modulation) 방식이다. 이 경우 시비율의 폭을 가변함에 따라 효율 저감 및 회로 발열 등의 단점이 있다. 본 논문에서는 인버터를 고정 주파수 및 50% 고정 시비율로 구동하고 램프 관전류 제어를 위해 링크전압을 제어하는 새로운 방식을 제안한다. 이를 통해 효율 증대, EMI 성능의 향상 및 전체 시스템의 원가저감 효과를 획득 할 수 있다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.18 no.2
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• pp.408-414
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• 2014

This paper proposes a charge-pump phase-locked loop (PLL) with 51-phase output clock of a 125 MHz target frequency. The proposed PLL uses three voltage controlled oscillators (VCOs) to generate 51-phase clock and increase of maximum operating frequency. The 17 delay-cells consists of each VCO, and a resistor averaging scheme which reduces the phase mismatch among 51-phase clock combines three VCOs. The proposed PLL uses a 65 nm 1-poly 9-metal CMOS process with 1.0 V supply. The simulated peak-to-peak 지터 of output clock is 0.82 ps at an operating frequency of 125 MHz. The differential non-linearity (DNL) and integral non-linearity (INL) of the 51-phase output clock are -0.013/+0.012 LSB and -0.033/+0.041 LSB, respectively. The operating frequency range is 15 to 210 MHz. The area and power consumption of the implemented PLL are $580{\times}160{\mu}m^2$ and 3.48 mW, respectively.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.6 no.2
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• pp.151-158
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• 2002

In this paper, Phase locked microwave oscillator having the low phase noise and high stability for digital MMDS down converter was designed. we have been analyzed the low phase noise properties by the active device nonlinear equivalent circuits and derived the necessary and sufficient conditions for high stable voltage control oscillator. And it is applied to phase locked loop, we design the phase locked microwave oscillator of frequency synthesizer. Experimental results of designed phase locked oscillator shows -85dBc/Hz @ 10KHz phase noise properties and simulation result is -90Bc/Hz @ 10kHz respectively we shows that proposed low phase noise and stable conditions of phase locked microwave oscillator can be applied to design the high stable digital MMDS frequency synthesizer.

• Proceedings of the KIPE Conference
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• 2000.07a
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• pp.596-599
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• 2000

벡터 제어이론은 교류전동기의 토오크와 자속을 독립적으로 제어할 수 있는 특징이 있으므로 토오크 제어를 주로 하는 견인용 전동기의 제어에 적용하기 위한 연구가 활발히 수행되어 왔다 그러나 선형 유도전동기 구동에는 아직 널리 사용되지 않은 실정이다 벡터 제어이론은 일반적으로 회전자자속 기준제어(Rotor flux oriented control)을 의미하며 이를 구현하기 위한 방법은 자속을 직접 측정 혹은 연산하는 직접제어 방식과 속도를 측정하여 슬립주파수 명령을 제어하는 간접방식으로 분류된다. 최근에는 기존의 회전자자속 기준방식뿐만 아니라 고정자자속(Stator flux oriented) 공극자속(Air gap flux oriented) 기준 방식등이 제안되고 있다. 본연구에서는 자기부상열차의 추진용 선형 유도 전동기의 추진에 가장 적합하다고 생각되는 고정자자속 기준벡터제어 방식과 이를 구현하기 위한 고정자 자속을 추정하는 방법에 대하여 설명한다. 또한 속도제어를 위한 속도 추정방식도 안내코일 등 부장치 없이 전동기 파라미터로 추정할 수 있는 기법에 대하여 논한다.

• The Transactions of the Korean Institute of Power Electronics
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• v.5 no.3
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• pp.221-228
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• 2000

본 논문에서는 전기·전자 장비의 활용이 확대되면서 더욱 더 관심이 고조되고 있는 전자파장해에 대하여 논하고자 한다. 기존 PWM 직류전원장치에서는 회로 소자 및 배치에 따른 기생소자와 갑작스런 전압/전류의 변화에 의해 전자파장해를 발생시킨다. 본 논문에서는 PWM 직류전원장치에서 발생하는 전자파장해의 특성을 고찰하고, 출력전압 조절에 큰 영향을 주지 않는 범위내에서 PWM 제어가 가능하면서 두 개의 고정된 스위칭주파수로 연속적으로 변조하는 Bi-FM 변조제어방식과 랜덤하게 변화하는 스위칭주파수 변조제어방식을 이용하여 전도잡음을 저감시킬 수 있는 변조방식을 논할 것이다. 또한 이들 변조 방식의 주파수 스펙트럼 특성을 비교·분석하여 설명하고, 제어기를 분석·설계하여 실험을 통하여 스위칭주파수와 그 고조파 주파수들의 측대역으로 전도잡음이 분산되고 전도잡음의 피크치가 감소됨을 확인하고자 한다.

• The Journal of Korea Institute of Information, Electronics, and Communication Technology
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• v.13 no.2
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• pp.123-128
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• 2020

A low phase noise phase locked loop (PLL) with negative feedback loop including frequency variation sensing circuit (FVSC) has been proposed. The FVSC senses the frequency variation of voltage controlled oscillator output signal and controls the volume of electric charge in loop filter capacitance. As the output frequency of the phase locked loop increases, the FVSC reduces the loop filter capacitor charge. This causes the loop filter output voltage to decrease, resulting in a phase locked loop output frequency decrease. The added negative feedback loop improves the phase noise characteristics of the proposed phase locked loop. The size of capacitance used in FVSC is much smaller than that of loop filter capacitance resulting in no effect in the size of the proposed PLL. The proposed low phase noise PLL with FVSC is designed with a supply voltage of 1.8V in a 0.18㎛ CMOS process. Simulation results show the jitter of 273fs and the locking time of 1.5㎲.

• The Transactions of the Korean Institute of Power Electronics
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• v.7 no.3
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• pp.297-302
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• 2002

The direct torque control(DTC) of induction machines has the advantages of a simple control scheme and a very quick and robust torque response and its application is extended in the traction field. However, some drawbacks of the conventional DTC strategy using a hysteresis controller are the relatively large torque ripple in the steady state and the variation of switching frequency according to the amplitude of hysteresis bands and the motor operating conditions. In this paper, a navel direct t()roue control scheme of induction machines based on stator flux control and Space Vector Modulation Is proposed to acquire the advantage of a fixed switching period and the minimization of the torque and stator current ripple in a wide speed range. The effect of proposed method has been proven by simulations and experiments.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2013.10a
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• pp.343-345
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• 2013

This paper describes a phase-locked loop (PLL) that generates a 51-phase clock with the operating frequency of 125MHz. To generate 51-phase clock with a frequency of 125 MHz, the proposed PLL uses three voltage controlled oscillators (VCOs) which are connected by resistors. Each VCO consists of 17 delay-cells. An resistor averaging scheme, which makes three VCOs to connect with each other, makes it possible to generates 51-phase clock of the same phase difference. The proposed PLL is designed by using 65 nm CMOS process with a 1.0 V supply. At the operating frequency of 125 MHz, the simulated DNL and peak-to-peak jitter are +0.0016/-0.0020 LSB and 1.07 ps, respectively. The area and power consumption of the implemented PLL are $290{\times}260{\mu}m^2$ and 2.5 mW, respectively.