• Corrugated packaging logistics
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• s.78
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• pp.83-89
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• 2008

이 매뉴얼에는 놀라운 기술적 비밀 또는 특허가 될 만한 정보가 있는 것은 아니다. 대부분의 정보는 골판지 산업계 내에서 수십년 동안 존재해왔던 것들이다. 이 메뉴얼은 단지 현재 존재하고 있는 이런 정보들을 군에서 사용되는 유지관리 시스템에 맞추어 하나의 논리적인 형식으로 압축한 것에 지나지 않는다. 하지만 이 매뉴얼이 나오기 까지 물신양면으로 도움을 주신 몇몇 분들에게 감사를 전하고자 한다. 첫 번째로 미육군에 감사하고 싶다. 유지관리 초년장교로서 나는 심지어 가장 오래된 골동품인 1959년형 2.5톤 트럭조차도 수 십년간 최적의 수준으로 달리게 만드는 미육군의 매우 조직적이고 단순한 유지관리 시스템을 보고 매우 놀랐었다. 이 매뉴얼 안에 있는 조직적인 틀은 그러한 경험의 산물이다. 나에게 많은 훈련을 시켜 주었고 정보를 준 웨스트베코사(Westvaco Corporation)의 짐버트(Jim Burt)에게 감사하지 않을 수 없다. 이 책에 소개되어 있고 현재 골판지 산업계에서 사용되는 조정에 관한 대부분의 정보는 스톤 컨테이너사(Stone container corporation)의 던드래쥐(Don Drage)의 공이 크다. 이외의 정보는 종이판지 포장잡지(Paperboard packaging magazine)의 에드릴레이(Ed Riley)와 같은 지도자에 의해 쓰여진 기사들에서 얻어진 것이다. L.A. 사우어사(L.A. Saur Corporation)와 같은 장비와 부품회사들 또한 그들 전문분야에서의 가장 최신의 정보를 제공해 주었음을 밝히는 바이다.

• Journal of the Korean Institute of Telematics and Electronics A
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• v.30A no.9
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• pp.71-79
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• 1993

This paper proposes a new test pattern generation methodology for combinational logic circuits using neural networks based on a modular structure. The CUT (Circuit Under Test) is described in our gate level hardware description language. By conferring neural database, the CUT is compiled to an ATPG (Automatic Test Pattern Generation) neural network. Each logic gate in CUT is represented as a discrete Hopfield network. Such a neual network is called a gate module in this paper. All the gate modules for a CUT form an ATPG neural network by connecting each module through message passing paths by which the states of modules are transferred to their adjacent modules. A fault is injected by setting the activation values of some neurons at given values and by invalidating connections between some gate modules. A test pattern for an injected fault is obtained when all gate modules in the ATPG neural network are stabilized through evolution and mutual interactions. The proposed methodology is efficient for test generation, known to be NP-complete, through its massive paralelism. Some results on combinational logic circuits confirm the feasibility of the proposed methodology.

• Journal of the Korean Institute of Telematics and Electronics A
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• v.32A no.12
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• pp.229-240
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• 1995

This paper proposes a new weighted random pattern testing technique to detect path delay faults in combinational logic circuits. When computing the probability of signal transition at primitive logic elements of CUT(Circuit Under Test) by the primary input, the proposed technique uses the information on the structure of CUT for initialization vectors and vectors generated by pseudo random pattern generator for test vectors. We can sensitize many paths by allocating a weight value on signal lines considering the difference of the levels of logic elements. We show that the proposed technique outperforms existing testing method in terms of test length and fault coverage using ISCAS '85 benchmark circuits. We also show that the proposed testing technique generates more robust test vectors for the longest and near-longest paths.

• Journal of the Korean Institute of Telematics and Electronics
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• v.20 no.5
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• pp.43-49
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• 1983

In this paper, an architecture for high-speed RNS multiplier were proposed by using com-binational logic circuit. The optimum conditions of moduli set which could be saved hardware and operation time were also considered. In the case of RRNS multiplier, output translation could be achieved effectively by means of the modified CRT with magnitude index. It is shown that the estimated multiplication time is about 31.7 ns in NRNS, whereas 47.95 ns in RRNS, respectively.

• Journal of the Korean Institute of Telematics and Electronics
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• v.20 no.6
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• pp.69-74
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• 1983

This paper discussed the high speed complex multiplier based on the Residue Number System (RNS) using combinational logic circuits. In addition, the sigil determination and overflow correction problem in residue addition has been studied. The estimated multiplication time of considered processor were about 53.15 ns.

• Corrugated packaging logistics
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• s.74
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• pp.102-109
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• 2007

이 매뉴얼에는 놀라운 기술적 비밀 또는 특허가 될 만한 정보가 있는 것은 아니다. 대부분의 정보는 골판지 산업계 내에서 수십 년 동안 존재해왔던 것들이다. 이 매뉴얼은 단지 현재 존재하고 있는 이런 정보들을 군에서 사용되는 유지관리 시스템에 맞추어 하나의 논리적인 형식으로 압축한 것에 지나지 않는다. 하지만 이 매뉴얼이 나오기 까지 물신양면으로 도움을 주신 몇몇 분들에게 감사를 전하고자 한다. 첫 번째로 미육군에 감사하고 싶다. 유지관리 초년장교로서 나는 심지어 가장 오래된 골동품인 1959년형 2.5톤 트럭조차도 수 십년간 최적의 수준으로 달리게 만드는 미육군의 매우 조직적이고 단순한 유지관리 시스템을 보고 매우 놀랐었다. 이 매뉴얼 안에 있는 조직적인 틀은 그러한 경험의 산물이다. 나에게 많은 훈련을 시켜 주었고 정보를 준 웨스트베코사(Westvaco Corporation)의 짐버트(Jim Burt)에게 감사하지 않을 수 없다. 이 책에 소개되어 있고 현재 골판지 산업계에서 사용되는 조정에 관한 대부분의 정보는 스톤 컨테이너사(Stone container corporation)의 던드래쥐(Don Drage)의 공이 크다. 이외의 정보는 종이판지 포장잡지(Paperboard packaging magazine)의 에드릴레이(Ed Riley)와 같은 지도자에 의해 쓰여진 기사들에서 얻어진 것이다. L.A. 사우어사(L.A. Saur Corporation)와 같은 장비와 부품회사들 또한 그들 전문분야에서의 가장 최신의 정보를 제공해 주었음을 밝히는 바이다.

• Annual Conference on Human and Language Technology
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• 2013.10a
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• pp.156-159
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• 2013

본 논문에서는 시간 개념이 포함된 역사적 지식을 표현할 수 있는 사건 온톨로지(event ontology) 기반의 역사 온톨로지 모형인 Y-HisOnto 를 제안한다. 제안한 역사 온톨로지 모형은 기존의 온톨로지에서 사용되는 이진 관계(binary-relationship)로 표현된 단편적 지식들을 조합하여 다진 관계(n-ary relationship)를 이용하여 역사적 사건 관련 지식을 표현한다. 제안한 온톨로지 모형에 기반하여 사건 중심의 지식을 온톨로지로 구축하고, 사건 관련 질의에 대해 온톨로지 논리 검색 실험을 수행함으로써 제안한 온톨로지 모형이 Q&A 시스템에서 효과적으로 활용될 수 있음을 확인한다.

• Journal of the Korean Institute of Telematics and Electronics A
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• v.29A no.9
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• pp.85-93
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• 1992

In this paper, the new timing optimization algorithm for combinational networks is proposed. First, we introduce the concept of P-path redundancy which is the extension of redundancy concept used in the testing of combinational networks. In this approach, the critical delay is minimized by removing the P-path redundant side inputs of the critical path, and more accurate timing optimization is possible by systematically considering the statically unsensitizable paths as well as the statically sensitizable paths. It's possible with all previous longest path based approaches that the critical delay of resulting network after timing optimization may be even increased. However, the proposed method guarantees to exclude such a possibility, and can be applied to optimize the timing of combinational networks in technology independent, and dependent phase.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.22 no.8
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• pp.1613-1621
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• 1997

Many studies on internal data expression to process logic functions efficiently on computer have been doing actively. In this paper, we propose an efficient logic function manipulation system made on the Objected-Oriented manner, where Binary Decision Diagrams(BDD's) are adopted for internal data espressionof logic functions. Thus it is easy to make BDD's presenting combinational problems. Also, we propose a method of applying filtering function for reducing the size of BDD's instead of attributed bits, and add it to the mainpultion system. As a resutls, the space of address is expanded so that the number of node that can be used in the mainpulation system is increased up to 2/sup 27/. Finally, we apply the implemented system to One-Shot state assignment problems of asynchronous sequential circuits and show that it is efficient for the filtering method to reduce the size of BDD's.

• Proceedings of the Korea Information Processing Society Conference
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• 2019.10a
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• pp.499-501
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• 2019

스도쿠는 다양한 연령대의 사람들에게 인기있는 논리 기반 조합 퍼즐 게임입니다. 이러한 인기로 인해 다양한 수준의 난이도로 스도쿠 퍼즐을 생성하고 해결하기 위해 컴퓨터 소프트웨어가 개발되고 있습니다. 본 논문은 유전자 알고리즘 (Genetic Algorithm)을 이용하여 스도쿠 퍼즐의 해결 및 스도쿠 퍼즐의 난이도를 평가하는 문제를 연구한다. 유전자 알고리즘이 수행되는 동안 적합도 함수가 수렴되는 시간이 길수록 퍼즐의 난이도가 높을 것이라는 가정한다. 본 논문에서는 유전자 알고리즘을 이용하여 스도쿠 퍼즐을 해결하는 알고리즘을 개발하고, 스도쿠 퍼즐 제작자들에 의해 난이도가 정해진 실제 스도쿠 퍼즐을 개발된 알고리즘으로 해결하는데 시간을 측정한다. 측정된 시간과 퍼즐 문제의 상관 관계를 분석하여 가정을 검증한다. 실험결과에서 알고리즘의 실행시간과 퍼즐의 난이도에는 유의미한 상관관계가 있음을 보였다.