Proceedings of the Korean Institute of Surface Engineering Conference
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2007.04a
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pp.3-4
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2007
고분자 반도체를 이용한 유기 박막트랜지스터(OTFT) 소자 제작시 특성 향상을 위해 Self-Assemble Monolayer (SAM)을 이용한 유기 Gate 절연막과 source/drain 전극의 표면처리에 대해 설명하였다. Gate insulator의 경우 소수성 SAM이 고분자 반도체와의 상호작용으로 배열도를 향상시켜 이동도를 증가시켰으며, 전극처리의 경우 접촉저항을 낮추어 injection을 증대시키는 효과를 나타내었다. 각각의 경우 적용되는 SAM 재료와 효과를 극대화시키기 위한 처리공정 전반에 대해 설명하였다.
The Proceedings of the Korean Institute of Illuminating and Electrical Installation Engineers
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v.7
no.3
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pp.34-40
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1993
전기전자산업에 유기분자집합체에 대한 전자 device적 기능을 갖게 하는 초전막형성 기술의 하나로서 LB막이 이용되게 된다. 10여년전에 만들어 대기중에 방치되었던 Langmuir Blodgett(LB) 초전막 시료에 대해서 MIM구조소자에 전하가 발생하는 특성을 검토하였다.그 결과 LB막이 무극성일 때는 상하부전극을 동일 금속으로 하면 전압이 발생하지 않고, 서로 다른 금속전극으로 할 때는 전압이 발생하였는데 양전극금속의 일함수값의 차가 클수록 발생전압이 높았고 LB막이 유극성일때는 동일 전극이라도 전압이 발생하였다.따라서 LB초전막의 MIM 소자에서 발생하는 전하는 단순한 화학작용에 의한 것이 아니고양전극 금속의 일함수와 극성에 관계가 있다고 생각된다.
Ryu, Jaeseop;Bea, ChaeYoon;Park, Seok Won;Kim, Young Geun
Proceedings of the KIEE Conference
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2015.07a
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pp.776-777
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2015
본 논문에서는 송전급 전력계통 적용을 위한 축자계 방식의 전극 구조를 갖는 진공 인터럽터의 전자계 해석 및 설계에 대해서 기술하였다. 상대적으로 극간 거리가 먼 초고압 진공인터럽터의 전극 구조로 축자계 방식을 채택하였으며, 효과적인 아크 확산 면적을 확보하기 위하여 자계 해석을 통해 전극 사이즈를 선정하였다. 또한, 접지된 금속외함 내에서 진공 인터럽터의 절연을 확보하기 위하여 전계 해석을 통해 전극 및 쉴드 등의 형상 설계를 수행하였다. 본 논문에서는 72.5kV 40kA 정격의 진공 인터럽터의 설계를 위한 전자계 해석 결과를 실험결과와 비교하여 설계 기준의 타당성을 검증하였고, 국제표준인 IEC 62271-100의 시험 규격에 의한 차단시험을 통하여 설계된 진공 인터럽터의 성능을 검증하였다.
Proceedings of the Materials Research Society of Korea Conference
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2009.05a
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pp.22.1-22.1
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2009
차세대 CMOS 공정에서 유전상수가 높은 게이트 절연막과 함께 게이트 전극이 관심을 끌고 있다. 게이트 전극은 전도도가 높아야 하고 p-MOS, n-MOS에 맞는 일함수를 가져야 하며 열적 특성이 안정해야 한다. 탄탈룸 계열 탄화물이나 질화물은 게이트 전극으로 관심을 끌고 있는 물질이며 이를 원자층 화학증착법으로 박막화 하는 공정이 관심을 끌고 있다. 원자층 화학공정에서는 전구체의 역할이 중요하며 이의 기상반응 메카니즘, 표면 반응 메카니즘을 제대로 이해해야 한다. 본 연구에서는 TBTDET (tert-butylimido tris-diethylamido tantalum) 전구체의 반응 메커니즘을 FTIR(Fourier Transform Infrared)을 이용해 진단하였다. 또한 수소, 암모니아, 메탄을 이용한 열화학 원자층 증착, 플라즈마 원자층 증착 공정을 수행하여 박막을 얻고 이들의 특성을 평가하였다. 각 공정에 따라 반응 메커니즘이 달라지고 박막의 조성이 달라지며 또한 박막의 물성도 달라진다. 특히 박막에 형성되는 TaC, TaN, Ta3N5, Ta2O5 (증착 후 산소의 유입에 의해 형성됨) 등의 조성이 공정에 따라 달라지며 박막의 물성도 달라진다. 반응메카니즘의 연구를 통해 각 공정에서 어떠한 조성의 박막이 얻어지는 지를 규명하였고 박막의 밀도에 따라 산소유입량이 어떻게 달라지는 지를 규명하였다.
본 논문은 초고압 전력케이블의 접속재 개발을 위한 연구결과로써, 접속시스템의 핵심기술인 고절연 고무슬리브 및 현장에서 접속 작업의 용이성을 위한 Carrier Pipe의 구조해석과 전기적 절연설계에 의한 주요부의 전기적 특성과 전계의 집중을 완화하기 위해 Simulation Tool을 이용한 수치해석 등을 실시하여 최적화된 제품을 제작하였다. 절연설계 및 전계완화 해석에서는 고절연 고무슬리브 구조에서 전계가 집중될 수 있는 중요 포인트를 벡터로 선정하였고 이를 기초로 전계해석을 진행하여 선정된 포인트들에서 전계가 집중됨을 검증하였다. 접속재의 수축거동 해석에 의하면, Carrier Pipe의 구조적 안전성을 확보하기 위하여 고절연 고무슬리브로부터의 압력을 구하여 계산한 결과 최소한 9mm이상의 Carrier Pipe 두께가 필요한 것으로 파악 되었다. 이것은 충분한 강도뿐만 아니라 Carrier Pipe의 변형발생으로 인한 현장에서의 설치문제까지 고려하게 된 값이다. 고절연 고무슬리브 제품설계 에서는 고절연 고무슬리브의 특성조건을 설정하였고 고절연 고무슬리브 제품 및 Carrier Pipe의 Interface 설계 기준을 파악하기 위하여 기존의 고절연 고무슬리브를 활용하여 Carrier Pipe와의 장착 Test를 진행하였다. 그 결과, 확장비율 110%로 적용하였을 경우는 30시간 후에는 완전 붕괴가 되었고, 붕괴가 시작되는 지점이 고절연 고무슬리브의 중앙매립전극 경계면으로써, Simulation Tool을 활용한 접속재 수축 거동 해석 결과와도 일치함을 검증 할 수 있었다.
자유 도전성 파티클이 전계의 영향으로 GIS (Gas Insulated Switchgear) 외함전극 내부표면으로부터 가스공간을 가로질러 중앙도체까지 튀어 오르게 되면 절연파괴가 발생할 가능성이 매우 높아진다. 그러므로 파티클이 튀어 오르는 높이는 절연파괴 발생 위험도를 평가하는 데에 중요한 자료로 활용될 수 있다. 본 논문에서는 GIS 내부에 자유 도전성 파티클이 혼입된 상태에서 GIS가 운전중일 때 GIS 외부에서 파티클 상승높이를 추정하는 방안을 세계 최초로 제시함으로써 현재까지 해결되지 않은 도전성 파티클 결함에 대한 절연파괴 위험도 평가가 가능하게 되었다.
$SF_{6}$가스의 절연파괴특성 및 화학적특성에 관한 것을 종합해보면, 첫째, $SF_{6}$의 방전은 1개의 전자 avalanche중의 전자수가 임계치 Norit가 $10^{8}$정도에서 streamer에의 전이가 일어나므로서 이루어지며, 둘째, $SF_{6}$의 (.alpha.-.eta.)/.rho.와 E/.rho.의 관계는 .alpha.=.eta.근방에서 직선으로 상승되어 절연파괴에 극히 중요한 뜻을 가지며, 셋째, 두번째의 .alpha.=.eta.에 있어서의 구배는 보통의 기체보다 수 10배크기 때문에 최대전계를 부여하는 전극근방만이 공극의 방전개시를 지배하며, 넷째, 전기기구에 있어서 $SF_{6}$가스의 화학적변화의 energy원으로서는 arc, corona, 열을 들 수 있으며 특히 $SF_{6}$가스중과 공기중과의 내 Corona성을 구하기 위한 인가전압일내 Corona수명시간은 $SF_{6}$가스중이 공기중보다 길다는 것이다.
Proceedings of the Korean Vacuum Society Conference
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2010.02a
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pp.218-218
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2010
기존의 비휘발성 메모리 소자는 터널 절연막으로 $SiO_2$ 단일 절연막을 이용하였다. 그러나 소자의 축소화와 함께 비휘발성 메모리 소자의 동작 전압을 낮추기 위해서 $SiO_2$ 단일 절연막의 두께도 감소 시켜야만 하였다. 하지만 $SiO_2$ 단일 절연막의 두께 감소에 따라, 메모리의 동작 횟수와 데이터 보존 시간의 감소등의 문제점들로 인해 기술적인 한계점에 이르렀다. 이러한 문제점들을 해결하기 위한 연구가 활발히 진행되고 있는 가운데, 최근 high-k 물질을 기반으로 하는 Tunnel Barrier Engineered (TEB) 기술이 주목 받고 있다. TBE 기술이란, 터널 절연막을 위해 서로 다른 유전율을 갖는 유전체를 적층함으로써 쓰기/지우기 속도의 향상과 함께, 물리적인 두께 증가로 인한 데이터 보존 시간을 향상 시킬 수 있는 기술이다. 따라서, 본 연구에서는 적층된 터널 절연막에 이용되는 $HfO_2$를 FGA (Forming Gas Annealing)와 RTA (Rapid Thermal Annealing) 공정에 의한 열처리 효과를 알아보기 위해, 온도에 따른 전기적인 특성을 MIS-Capacitor 제작을 통하여 분석하였다. 이를 위해 먼저 Si 기판 위에 $SiO_2$를 약 3 nm 성장시킨 후, $HfO_2$를 Atomic Layer Deposition (ALD) 방법으로 약 8 nm를 증착 하였고, Aluminum을 약 150 nm 증착 하여 게이트 전극으로 이용하였다. 이를 C-V와 I-V 특성을 이용하여 분석함으로 써, 열처리 공정을 통한 $HfO_2$의 터널 절연막 특성이 향상됨을 확인 하였다. 특히, $450^{\circ}C$$H_2/N_2$(98%/2%) 분위기에서 진행한 FGA 공정은 $HfO_2$의 전하 트랩핑 현상을 줄일 뿐 만 아니라, 낮은 전계에서는 낮은 누설 전류를, 높은 전계에서는 높은 터널링 전류가 흐르는 것을 확인 하였다. 이와 같은 전압에 대한 터널링 전류의 민감도의 향상은 비휘발성 메모리 소자의 쓰기/지우기 특성을 개선할 수 있음을 의미한다. 반면 $N_2$ 분위기에서 실시한 RTA 공정에서는, 전하 트랩핑 현상은 감소 하였지만 FGA 공정 후 보다는 전하 트랩핑 현상이 더 크게 나타났다. 따라서, 적층된 터널 절연막은 적절한 열처리 공정을 통하여 비휘발성 메모리 소자의 성능을 향상 시킬 수 있음이 기대된다.
Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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2008.10a
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pp.583-587
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2008
본 연구는 LCD 용 비정질 실리콘 박막 트랜지스터의 제조공정에서 가장 중요한 광 식각 공정을 중심으로 전체 공정을 개발하고, 공정의 안정성을 개선하여 소자의 신뢰성을 높이고자 한다. 본 연구의 수소화 된 비정질 실리콘 박막 트랜지스터는 Inverted Staggered 형태로 게이트 전극이 하부에 있다. 실험 방법은 게이트전극, 절연층, 전도층, 에치스토퍼 및 포토레지스터층을 연속 증착한다. 스토퍼층을 게이트 전극의 패턴으로 남기고, 그 위에 $n^+a-Si:H$ 층 및 NPR(Negative Photo Resister)을 형성시킨다. 상부 게이트 전극과 반대의 패턴으로 NPR층을 패터닝하여 그것을 마스크로 상부 $n^+a-Si:H$ 층을 식각하고, 남아있는 NPR층을 제거한다. 그 위에 Cr층을 증착한 후 패터닝하여 소오스-드레인 전극을 위한 Cr층을 형성시켜 박막 트랜지스터를 제조한다. 여기서 각 박막의 패터닝은 광 식각 공정으로 각 단위 박막의 특성에 맞는 광식각 공정이 필요하다. 제조한 박막 트랜지스터에서 가장 흔히 발생되는 문제는 주로 광식각공정시 발생하며, PR의 잔존이나 세척 시 얇은 화학막이 표면에 남거나 생겨서 발생되기도 하며, 이는 소자를 파괴시키는 주된 원인이 될 수 있다. 이와 같이 공정에 보다 엄격한 기준의 PR 패터닝, 박막의 식각 그리고 세척 등의 처리공정을 정밀하게 조절하여 소자의 특성을 확실히 개선 할 수 있었다.
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[게시일 2004년 10월 1일]
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