• Proceedings of the Korean Vacuum Society Conference
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• 2015.08a
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• pp.200.2-200.2
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• 2015

모바일 기기의 성장세로 인해 낸드 플래시 메모리에 대한 수요가 급격히 증가하면서 높은 집적도의 소자에 대한 요구가 커지고 있다. 그러나 소자의 크기가 작아지면서 비례 축소로 인한 게이트 누설 전류, 셀간 간섭, 단 채널 효과 등과 같은 문제들이 발생한다. 이에 따라 제한된 공간에서의 coupling ratio값이 증가해야 하는 문제가 주목 받으면서 얇은 절연층에 대한 많은 연구가 진행되고 있다. 본 연구에서는 절연층 구조를 비대칭으로 사용한 낸드 플래시 메모리의 누설전류의 변화와 coupling ratio값의 변화를 관찰하였다. 비대칭 절연층 구조를 가지는 낸드 플래시 메모리의 전기적 특성을 멀티 오리엔테이션 모델을 포함한 3차원 TCAD 시뮬레이션을 이용하여 계산하였다. 메모리 소자가 각 셀 간의 절연층을 가질 때 낮은 셀 간 간섭과 높은 coupling ratio 값을 가진다. 절연층의 구조 높이와 방향의 두께가 증가 할수록 게이트 누설 전류의 값이 크게 줄어들었다. 또한 비대칭 절연층 구조의 플래시 메모리에서 플로팅 게이트의 on-current 레벨과 전위 값이 기존의 플래시 메모리에 비해 크게 나타나는 시뮬레이션 결과값을 관찰하였다. 비대칭 절연층 구조를 가지는 플래시 메모리는 게이트 누설 전류에 영향을 미치는 절연층 주위의 전기장의 값이 기존 구조에 비해 약 30% 감소하였고 같은 프로그램 동작 전압에서 플로팅 게이트에 주입되는 전하의 양 또한 증가하였다. 이 연구 결과는 낸드 플래시 메모리 소자에서 게이트 누설 전류 문제를 감소시키고 프로그램 특성을 증진시키는데 도움이 된다.

• Proceedings of the Korean Vacuum Society Conference
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• 2016.02a
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• pp.328.1-328.1
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• 2016

높은 집적도를 가진 소자에 대한 요구가 커지면서 낸드 플래시 메모리에 대한 연구가 많이 이루어 지고 있다. 그러나 소자의 크기가 작아지면서 게이트 누설 전류, 셀간 간섭, 단 채널 효과 등과 같은 문제들이 발생한다. 이에 따라 제한된 공간에서의 coupling ratio값을 증가시켜야 하는 문제가 주목 받으면서 얇은 절연층에 대한 많은 연구가 진행되고 있다. 본 연구에서는 절연층 구조를 비대칭으로 사용한 낸드 플래시 메모리의 전기적 특성을 멀티 오리엔테이션 모델을 포함한 3차원 TCAD 시뮬레이션을 이용하여 계산하였다. 메모리 소자가 각 셀 간의 절연층을 가질 때 낮은 셀 간 간섭과 높은 coupling ratio 값을 가진다. 절연층 구조의 높이와 방향의 두께가 증가할수록 게이트 누설 전류의 값이 감소하였다. 또한 비대칭 절연층 구조의 플래시 메모리에서 플로팅 게이트의 on-current 레벨과 전위 값이 기존의 플래시 메모리에 비해 크게 나타나는 시뮬레이션 결과값을 관찰하였다. 비대칭 절연층 구조를 가지는 플래시 메모리는 게이트 누설 전류에 영향을 미치는 절연층 주위의 전기장의 값이 기존 구조에 비해 약 30 % 감소하였고 같은 프로그램 동작 전압에서 플로팅 게이트에 주입되는 전하의 양 또한 증가하였다. 이 연구 결과는 낸드 플래시 메모리 소자에서 게이트 누설 전류 문제를 감소시키고 프로그램 특성을 증진시키는데 도움이 된다.

• Proceedings of the Korean Vacuum Society Conference
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• 2011.08a
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• pp.229-229
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• 2011

부유 게이트 Floating gate (FG) 플래시 메모리 소자의 단점을 개선하기 위해 전하 포획 층에 전하를 저장하는 전하 포획 플래시 메모리 Charge trap flash (CTF)소자에 대한 연구가 활발히 진행되고 있다. CTF소자는 FG플래시 메모리 소자에 비해 비례축소가 용이하고 긴 retention time을 가지며, 낮은 구동 전압을 사용하는 장점을 가지고 있다. CTF 소자에서 비례축소에 따라 단채널 효과와 펀치-쓰루 현상이 증가하는 문제점이 있다.본 연구에서는 CTF 단채널 효과와 펀치-쓰루 현상을 감소시키기 위한 방법으로 silicon-on-insulator (SOI) 기판을 사용하였으며 SOI기판에서 절연층의 깊이에 따른 전기적 특성을 고찰하였다. silicon-oxide-nitride-oxide-silicon(SONOS) 구조를 가진 CTF 메모리 소자를 사용하여 절연층의 깊이 변화에 따른 subthreshold swing특성, 쓰기-지우기 동작 특성을 TCAD 시뮬레이션 툴인 Sentaurus를 사용하여 조사하였다. 소스와 드레인의 junction depth는 20 nm 사용하였고, 절연층의 깊이는 5 nm~25 nm까지 변화하면서 절연층의 깊이가 20 nm이하인 fully depletion 소자에 비해, 절연층의 깊이가 25 nm인 소자는 partially depletion으로 인해서 드레인 전류 레벨이 낮아지고 subthreshold swing값이 증가하는 현상이 나타났다. 절연층의 깊이가 너무 얕을 경우, 채널 형성의 어려움으로 인해 subthreshold swing과 드레인 전류 레벨의 전기적성질이 SOI기판을 사용하지 않았을 경우보다 떨어지는 경향을 보였다. 절연층의 깊이가 17.5 nm인 경우, CTF소자의 subthreshold swing과 드레인 전류 레벨이 가장 좋은 특성을 보였다.

• Journal of the Korean Vacuum Society
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• v.13 no.3
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• pp.99-102
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• 2004

In this work the electrical characteristics of organic thin film transistors with the surface-treated organic gate insulator have been studied. For the surface treatment of gate dielectric, Ar plasma was used. Pentacene and PVP were used as active and dielectric layers respectively. Pentacene was thermally evaporated in vacuum at a pressure of about $10^{-6}$ Torr and at a deposition rate of 0.5 $\AA$/sec. PVP was spin coated and cured at $100^{\circ}C$. before pentacene deposition. organic thin film transistors with surface-treated gate insulators have provided improved operation characteristics.

• Journal of the Korean Magnetics Society
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• v.15 no.4
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• pp.231-235
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• 2005

We studied the microstructural evolution of ZrTM-Al (TM=Nb and Ti) alloy films, MR and electrical properties of the MTJ with $ZrTM-AlO_x$ barrier as a function of Zr/TM ratio. We observed that the ternary-oxide barrier reduced the TMR ratio due mainly to the structural defects such as the surface roughness. The change in TMR ratio and $V_h$ with Zr/TM ratio exactly corresponds to the systematic changes in the microstructural variation. Although the MTJ with ternary oxide reduced the TMR and the electrical stabilities, the junction resistances decreased as the Ti and Nb concentration increased due to the band-gap reduction caused by the formation of extra bands

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2009.05a
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• pp.693-696
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• 2009

본 연구는 비정질실리콘 박막트랜지스터를 비휘발성 메모리소자로 제작함으로써 스위칭 소자로 사용되는 박막트랜지스터(TFT)의 응용범위를 확대시키고, 비정질 실리콘 사용에 따라 대면적화에 적합하고 아울러 값싼 기판을 사용할 수 있게 한 비정질 실리콘 비휘발성 메모리소자에 관한 것이다. 이와 같은 본 연구는 유리기판과 그 유리기판위에 증착시켜 패터닝한 게이트, 그 게이트를 덮어씌운 제1 절연층, 그 제1 절연층위에 증착시켜 패터닝한 플로우팅 게이트와 그 플로우팅 게이트를 덮어씌운 제2 절연층, 그 제2 절연층위에 비정질실리콘을 증착시킨 액티브층과 그 액티브층위에 n+ 비정질실리콘을 증착시켜 패터닝한 소오스/드레인층 그리고 소오스/드레인층 위에 증착시킨 소오스/드레인층 전극으로 비정질실리콘 박막트랜지스터 비휘발성 메모리소자를 구성한다.

• Proceedings of the Korean Magnestics Society Conference
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• 2002.12a
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• pp.70-71
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• 2002

터널 접합 소자은 절연층을 사이에 둔 두 강자성체로 이루어지는 데 두 강자성체의 서로 다른 보자력 차이로 인가해주는 자장의 방향에 기인한 spin들의 평행함과 반평행함에 의해 나타나는 자기 저항 현상을 이용한 것이다. 이 TMR 현상은 비휘발성, 고집적도, 적은 전력손실로 인해 차세대 RAM으로 사용될 것으로 보이는 MRAM 소자로써의 적용을 위해 연구 중에 있다. 그러나 TMR소자 공정중에서 비중이 큰 절연층 형성에서의 여러 요인의 개입으로 인해 고른 절연층 형성이 어려운 실정이다. (중략)

• Proceedings of the Korean Society Of Semiconductor Equipment Technology
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• 2005.09a
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• pp.83-88
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• 2005

유기 절연층을 갖는 유기 박막트랜지스터 (organic TFT)를 제작하여 소자 성능을 조사하였다. 유기 절연층의 형성에서는 polyvinyl 계열의 PVP(poly-4-vinylphenol)와 PVT(polyvinyltoluene)를 용질로, PGMEA (propylene glycol mononethyl ether acetate)를 용매로 사용하였다. 또한, 열경화성 수지인 poly(melamine-co-formaldehyde)를 경화제로 사용하여 유기 절연층의 cross-link 를 시도하였다. MIM 구조로 유기 절연층의 특정을 측정한 결과, PVT는 PVP에 비해 절연 특성이 떨어지는 경향을 보였다. 게이트 절연막의 제작에서 PVP를 cobpolymer 방식과 cross-linked 방식으로 실험 해 본 결과, cross-link 방식에서 낮은 누설전류 특성을 나타내었다. OTFT 제작에서는 PVP를 용질로, poly(melanine-co-formaldehyde)를 경화제로 사용한 cross-linked PVP 를 게이트 절연막으로 이용하였다. PVP copolymer($20\;wt\%$)에 $10\;wt\%$ poly(melamine- co-formaldehyde)를 혼합한 cross-linked PVP 를 게이트 절연막으로 사용하여 top contact 구조의 OTFT를 제작한 결과 약 $0.23\;cm^2/Vs$의 정공 이동도와 약 $0.4{\times}10^4$의 평균 전류점멸비를 나타내었다.

• Proceedings of the Korean Magnestics Society Conference
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• 2005.06a
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• pp.100-101
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• 2005

• Proceedings of the Materials Research Society of Korea Conference
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• 2012.05a
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• pp.108.1-108.1
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• 2012

높은 균일도의 대면적 OLED 조명을 만들기 위해서는 보조배선이 필요하다. 이 때 보조배선이 노출되면 보조배선에서 발생하는 누설전류로 인하여 디바이스가 효율적으로 구동이 되지 않는다. 그래서 누설전류를 막기 위하여 절연층을 사용하게 된다. 본 연구에서는 그라비아 오프셋 프린팅 방식으로 절연층을 형성 하였다. 그라비아 오프셋 프린팅 방식은 포토리소그래피 공법에 비해 공정이 간단하여 제작비용이 낮아지고, 친환경적인 이점이 있다. 절연층 재료로는 PVP 유기 절연체를 사용하였다. 이 PVP 유기 절연체는 PVP Poly-4-vinylphenol, Propylene glycol monomethyl ether acetate, 그리고 Poly(melamineco-formaldehyde) metylate 재료들을 적절한 비율로 혼합하여 제작하였다. 제작된 용액은 최대 1840cps의 점도를 가지고 있다. 이 PVP용액으로 인쇄 테스트를 진행하였다. 일반적으로 그라비아 오프셋 프린팅 방식에서는 고점도 재료가 사용되지만, 이 PVP용액은 낮은 점도에서도 프린팅이 잘 되는 것을 확인 할 수 있었다. 재료의 열처리는 $100^{\circ}C$에서 10분 건조 후 $200^{\circ}C$에서 15분의 큐어링을 진행하였다. 인쇄에 사용한 패턴의 선폭은 50um~100um로 구현하였으며, 약 120cps의 점도에서 선폭 및 해상도가 패턴과 가장 유사하게 나타났다. 인쇄 후의 절연층은 최종적으로 약 1um의 두께와 낮은 접촉각을 형성하였다. 누설전류는 전압 20V인가시 0.12pA/$cm^2$의 값을 가진다. 이 결과는 동일 두께의 스핀코팅과 비슷하였다. 우리는 이 결과값을 토대로 보조배선과 PVP 유기 절연층을 그라비아 오프셋 프린팅 방식으로 인쇄 한 OLED 조명을 제작하였다.