• Proceedings of the Korea Information Processing Society Conference
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• 2023.05a
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• pp.45-47
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• 2023

국내 공공 하드웨어 분야 유지보수 발주에 있어 2013년도 이후 정확한 비용 측정 방식이 정해져 있지 않기에 국내·외 하드웨어 유지보수 관련 비용 측정 방식을 재조사하고 개선해 공공사업 부문 발주자 및 수주자 모두에게 적합한 가이드라인을 제시하고자 한다.

• Proceedings of the KIPE Conference
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• 2006.06a
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• pp.465-466
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• 2006

대부분의 전력전자 시스템과 마찬가지로 3상 UPS 시스템 역시 전력전자 알고리즘 개발자가 응용프로그램을 작성할 때 하드웨어를 조작하고 초기화하는 하위 수준 코드를 작성해 왔다. 이와 같은 응용 소프트웨어와 하드웨어의 밀접한 통합은 시스템 성능차원에서는 부족함이 없으나 이식성과 유지보수 측면에서 많은 문제점을 보여왔다. 또한, 다양화 된 고객요구에 의하여 시스템이 점점 더 복잡해짐에 따라서 기존 소프트웨어 구성은 한계를 이르렀다. 본 논문에서는 TI사의 실시간 운영체제인 DSP/BIOS를 이용하여 3상 UPS 시스템 하드웨어와 응용프로그램을 분리하는 추상화 작업을 통해서 이루어진 성과에 관하여 제시한다. 분업화되고 상호 연동하는 방식의 개발 패러다임의 변화는 전력전자 알고리즘 개발자가 더 많은 시간을 알고리즘 개발에 투입 할 수 있게 하였고 다른 분야 개발자가 병렬로 소프트웨어 개발을 진행함에 따라서 전체적으로 개발기간의 단축을 가져왔다.

• Proceedings of the IEEK Conference
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• 2003.07b
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• pp.855-858
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• 2003

TCP/IP 를 포함하는 데이터 네트워킹 프로토콜을 구현함에 있어, 기존에는 소프트웨어 방식으로 구현되었던 모듈들을 하드웨어로 구현하는 프로젝트를 수행하면서, CPU 와 하드웨어 모듈과의 통신을 중계하는 모듈을 구현하였다. 본 논문에서는 TCP/IP 하드웨어와 CPU 와의 통신을 위한 Host Interface 의 기능에 대해 다루고 구현 방식을 Control flow와 Data flow의 입장에서 설명하였다. 우선, Host Interface 의 기능을 설명하고 Host Interface 의 입출력 신호를 정의하였다. Host Interface에서 이루어지는 CPU와 하드웨어 모듈간의 통신을 제어정보 흐름과 데이터정보 흐름으로 나누고 제어흐름을 위해서는 Command/Status Register 를 두었고, 데이터 흐름을 위해서는 CPU와 데이터 RAM 사이에 FIFO 를 두어 데이터의 흐름이 신속히 이루어지도록 하였다. 끝으로 Host Interface 와 주변 모듈들간의 통신에 대한 Testcases에 대해서도 다루었다.

• Journal of IKEEE
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• v.25 no.1
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• pp.10-14
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• 2021

This paper presents a hardware that improves the complexity of the CIE1931 color coordinate algorithm operation. The conventional algorithm has disadvantage of growing hardware due to 4-Split Multiply operations used to calculate large bits in the computation process. But the proposed algorithm pre-calculates the defined R2X, X2R Matrix operations of the conventional algorithm and makes them a matrix. By applying the matrix to the images and improving the color, it is possible to reduce the amount of computation and hardware size. By comparing the results of Xilinx synthesis of hardware designed with Verilog, we can check the performance for real-time processing in 4K environments with reduced hardware resources. Furthermore, this paper validates the hardware mount behavior by presenting the execution results of the FPGA board.

• ETRI Journal
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• v.8 no.2
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• pp.21-28
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• 1986

본고는 TDX-1 하드웨어 전반에 관한 개요를 다룸으로써 특집호의 내용중 각 부분에 서술되는 상세한 기술자료를 이해하기 위한 입문서로 작성되었다.

• The Journal of Korea Institute of Information, Electronics, and Communication Technology
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• v.10 no.2
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• pp.192-197
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• 2017

In this paper, image filter optimization method based on common sub-expression elimination is proposed for low-power image feature extraction hardware design. Low power and high performance object recognition hardware is essential for industrial robot which is used for factory automation. However, low area Gaussian gradient filter hardware design is required for object recognition hardware. For the hardware complexity reduction, we adopt the symmetric characteristic of the filter coefficients using the transposed form FIR filter hardware architecture. The proposed hardware architecture can be implemented without degradation of the edge detection data quality since the proposed hardware is implemented with original Gaussian gradient filtering algorithm. The expremental result shows the 50% of multiplier savings compared with previous work.

• Proceedings of the Korea Information Processing Society Conference
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• 2004.05a
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• pp.731-734
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• 2004

본 논문은 입력영상의 화질 향상을 위하여 기존의 스트레칭 알고리즘을 이용하여 개선된 콘트라스트 알고리즘을 제안하였다. 입력영상의 픽셀(pixel)을 DR(Difference Range)의 범위에 따라 정해진 가중치를 적용하여 새로운 픽셀을 출력한다. 특별한 사용자 정의(User Define)없이 실시간적으로 화질을 개선할 수 있는 장점이 있다. 또한, 하드웨어 적인 측면에서 곱셈 과 나눗셈 연산을 배럴쉬프트(Barrel Shift)를 이용하여 하드웨어 복잡도를 감소 시켰다. 제안한 방식의 알고리즘의 검증을 위하여 C를 이용한 시각적 검증과 하드웨어 측면에서의 검증을 VHDL을 이용한 컴퓨터 시뮬레이션을 통해 확인하였다.

• ETRI Journal
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• v.14 no.1
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• pp.66-75
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• 1992

본고에서는 TDX-1A 시스팀의 운용 데이터를 신뢰도 측면에서 분석하여, 시스팀이 가지는 신뢰도 분포 특성과 고장 현황 구성을 살펴보았다. 또한 하드웨어 신뢰도만 예측될 수 있는 시스팀에서 예측하기 어려운 하드웨어 외적 요인에 의한 고장이 시스팀의 신뢰도에서 차지하는 부분을 추정함으로써 하드웨어 고장과 소프트웨어 및 운용중 에러에 의한 고장을 감안한 시스팀 신뢰도 예측이 가능하도록 하였다.

• Journal of the Institute of Electronics Engineers of Korea TC
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• v.39 no.10
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• pp.11-20
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• 2002

This paper proposes a hardware/software codesign of the MLSE equalizer for GSM.GPRS systems. We analyze algorithms of the MLSE equalizer which consists of a channel estimator using the correlation method and the Viterbi processor. We estimate the computational complexity requirement based on the simulation of TI TMS320C5x DSP. We also estimate the gate count from the results of logic synthesis using the samsung 0.5㎛ standard cell library (STD80). Based on the results of the complexity estimation and gate count, we propose the efficient software/hardware codesign of the MLSE equalizer based on the results of the complexity estimation and gate count.

• Journal of the Korean Institute of Telematics and Electronics
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• v.26 no.4
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• pp.127-137
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• 1989

This paper describes hardware flow-chart and SDL-II, which are register-transfer level, to automate logic design. Hardware flow-chart specifies behavioral and structural charaterstics of generalized FSMs (Finite State Machine) usin the modified ASM (Algorithmic State Machnine) design techniques. SDL-II describes the hardware flow-chat which specifies the control and the data path of ASIC(Application Specific IC). Also many examples are enumerated to illustrate the features of hardware flow-chart and SDL-II.