• 전자공학회논문지D
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• 제36D권4호
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• pp.42-47
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• 1999

통상의 마이크로웨이브 대역의 여파기는 전기적 길이의 주파수 의존성을 이용한 1/2파장 또는 1/4파장의 공진기를 널리 사용한다. 그러나 차단 주파수가 존재하는 도파관은 특성임피던스도 주파수에 의존적이므로 이를 이용한 공진기의 구현이 가능하다. 이를 이용하여 1/4파장 보다 짧은 도파관의 공진기 등기회로를 추출하였고 상응하는 대역통과 여파기 설계법을 제시하였다. 이를 검증하기 위하여, 이 공진기와 집중소자 및 도파관 인버터를 이용한 대역통과 여파기를 각각 시뮬레이션하고, 후자에 대해서는 여러 가지 유전체로 채워진 도파관 4단 대역통과 여파기의 형태로 제작하였다. 본 논문의 여파기는 임의의 길이를 갖는 도파관을 공진부로 사용할 수 있다는 장점이 있다.

• 대한전자공학회논문지SP
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• 제42권4호
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• pp.143-152
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• 2005

본 연구는 협대역 응용 시스템을 위한 전처리기-등화기 구조의 여파기에서, 최소의 복잡도를 갖는 곱셈기 없는 디지털 IIR 여파기의 설계 방식을 제안한다. 제안하는 여파기는 순환 다항식 (cyclotomic polynomial (CP)) 여파기와 1차 내삽 다항식(interpolated second order polynomial (EOP))을 근간으로 하는 al1-pole 등화기로 구성 되며, 이 두 여파기가 동시에 혼합 정수 선형계획법(miked integer linear programming (MILP))으로 최적 설계된다. 설계된 여파기는 최소의 복잡도를 갖는 특성을 가지고 있다. 뿐만 아니라, 이 MILP 방식은 계산 복잡도와 위상 응답의 비선형 특성을 모두 최소화하도록 설계한다. 설계 예제를 통하여 제안된 설계 방식으로 설계된 여파기는 구현 요구사항을 만족하면서 기존의 설계 방식에 비하여 복잡도면에서 월등히 우수한 특성을 보임을 확인하였다.

• 대한전자공학회논문지TC
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• 제40권3호
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• pp.18-24
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• 2003

본 논문에서는 두 층 마이크로스트립 구조를 이용한 공진기 구조를 제안하고, 이를 이용해 대역통과 여파기를 설계하였다. 제안된 공진기 구조는 첫 번째 층에 전송선로를 U자형으로 꺽은 헤어핀형태의 공진기를 위치시키고, 두 번째 층에는 첫 번째 층 전송선로의 끝 부분 바로 위에 broadside 결합구조를 위치시킨 형태이다. 이러한 구조는 일반적인 결합선로를 이용한 단일 층 여파기에 비해 설계변수가 다양하기 때문에 여파기 설계가 훨씬 수월하다. 본 논문에서는 강한 결합특성 때문에 광 대역 여파기에만 적용되어왔던 다층구조를 이용해 협 대역 여파기를 구현하였다. 중심주파수 4 ㎒, 부분대역폭 3 % 인 여파기를 구현하였으며, 제작과 측정을 통해 다층기판으로 협 대역 여파기를 구현 할 수 있음을 확인하였다.

• 대한전자공학회논문지TC
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• 제45권1호
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• pp.103-109
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• 2008

본 논문에서는 FSCS를 이용한 고조파가 억제된 ${\lambda}_g/4$ 단락형 스터브 대역통과 여파기와 ${\lambda}_g/2$ 개방형 스터브 대역통과 여파기를 새로운 구조로 제안 설계하였다. 제안된 여파기는 FSCS를 이용한 광대역 대역저지 여파기를 대역통과 여파기에 집적화 시켜 제2 고조파를 억제하였고, 스터브 사이에 BSF를 집적화하여 크기의 증가를 방지하여 22% 감소하였다. 제안된 여파기는 중심주파수 5.8 GHz에서 통과 대역폭 50%, 고조파 저지대역 120% 광대역 대역통과 여과기의 특성을 나타내었고, ${\lambda}_g/4$ 단락형 스터브 여파기의 경우 삽입손실 0.5 dB, 반사손실 14 dB의 측정결과를 ${\lambda}_g/2$ 개방형 스터브 여파기의 경우는 삽입손실 0.8 dB, 반사손실 14.4 dB의 측정결과를 얻었으며, 시뮬레이션 결과와 측정결과가 유사하게 나타났다.

• 대한전자공학회논문지
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• 제22권6호
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• pp.63-70
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• 1985

Unilateral Fin-Line 구조와 I-평면 구조를 Rayleigh-Ritt의 변분법으로 해석하는 방법을 제시하고, Cohn의 여파기 설계 이론에 의해 대역통과 멸파기를 설계하는 CAD프로그램을 개각했다. 관내 재역폭이 5%∼24.6%인 Unilateral Fin-Line 여파기를 제작하여 수험과 이론이 일치함을보였다. 시험 결과, 삽입손실이 0.17∼0.2545의 저손실 여파특성을 얻었으며 중심주파교에 대한 오차는 0.2%이 내였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2003년도 춘계학술대회 논문집 센서 박막재료 반도체 세라믹
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• pp.273-276
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• 2003

본 논문에서는 한쪽이 단락된 스트립선로(Stripline)와 Loading 캐패시턴스(Capacitance)로 구성된 새로운 형태의 1/4파장 스트립선로 공진기를 제안하였으며, 이 공진기를 이용해서 5.2 GHz 대역 무선 LAN용 적층 대역통과 여파기를 설계, 제작 하였다. 제안한 공진기의 전파지연효과(Slow-wave Effect) 때문에, 기존의 공진기에 비해서 길이가 축소되며, 기준 공진주파수(Fundamental Resonant Frequency)에 대한, 첫 번째 기생공진주파수(First Spurious Resonant Frequency) 값이 커지기 때문에, 넓은 상향저지대역(Wide Upper Stopband)을 갖는 초소형의 대역통과 여파기의 설계가 가능하다. 설계한 여파기를 LTCC 적층 공정 기술을 이용하여 제작하였으며 그 크기는 $3.2mm{\times}1.6mm{\times}0.8mm$ 이다.

• 대한전자공학회논문지TC
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• 제40권3호
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• pp.10-17
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• 2003

본 논문에서는 유전자 알고리즘을 이용한 박막 체적 공진기 대역통과 여파기 설계기법을 제안하였다. 기존의 BVD등가모델을 이용한 여파기 설계기법은 공진 모드에서의 공진기의 임피던스 특성을 몇 개의 집중 소자로 근사함으로써 생기는 오차를 포함하고 있다. 본 논문에서는 공진기의 전기적 임피던스 특성식 자체를 이용한 최적화 FBAR여파기 설계기법을 제안하였다. 유전자 알고리즘을 적용하여 설계기준을 만족하도록 공진기의 두께 및 면적을 최적화하였다. 첫 번째 유전자 알고리즘은 사다리형 여파기의 직렬/병렬 공진기의 직렬/병렬 공진 주파수가 통과대역의 중심주파수와 일치하도록 각 공진기의 압전 물질 두께를 최적화하였다. 두 번째 유전자 알고리즘은 설계하고자하는 대역통과 여파기 특성을 만족시키기 위한 각 공진기의 면적을 최적화하였다. 제안된 방법을 이용하여 설계된 US-PCS 수신 대역통과 여파기는 기존의 방법 및 BVD모델을 이용한 설계결과와 비교하여 우수한 응답특성을 나타내었다.

• 대한전자공학회논문지TC
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• 제47권5호
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• pp.69-74
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• 2010

본 논문에서는 CRLH 전송선을 이용하여 임의의 주파수 두 곳에서 저지 특성을 갖는 소형 이중대역 저지대역 여파기를 제안한다. 제안된 여파기는 CRLH 전송선을 단락된 병렬 스터브로 사용하였으며 CRLH 전송선의 비선형적인 위상응답을 이용하여 이중대역 저지 특성을 구현하였다. CRLH 전송선은 마이크로 스트립과 집중소자를 이용하여 구현되었다. 이 여파기는 작은 크기이며 저지되는 두 개의 주파수를 임의로 조정할 수 있다. 본 논문에서는 GPS대역과 ISM 대역을 저지하는 여파기를 설계하였으며 GPS대역에서는 -30dB, ISM대역에서는 약 -29dB 의 저지 특성을 확인하였다. 제작된 여파기의 크기는 10mm*15mm로 소형이다.

• 대한전자공학회논문지TC
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• 제46권5호
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• pp.162-167
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• 2009

본 논문에서는 대역통과 여파기와 저역통과 여파기를 하나의 구조로 합성하여 크기 증가 없이 초광대역 특성을 가지는 여파기를 설계 및 구현하였다. 제안한 구조는 그 구조가 간단하다. 그리고 저역 통과 특성을 얻기 위하여 이미 잘 알려진 DGS(Defected Ground Structure) 구조를 이용하였다. 기존의 대역통과 여파기와 저역통과 여파기를 직접 연결하였을 때 보다 크기를 줄일 수 있었다. 측정결과 통과대역은 $2.1GHz{\sim}10.56GHz$이고 삽입손실은 최대 0.5dB, 반사손실은 최소 20dB, 군 지연은 $0.13ns{\sim}0.35ns$ 까지 최대 변화폭 0.23ns의 변화를 보인다.

• 대한전자공학회논문지SD
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• 제37권10호
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• pp.73-81
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• 2000

본 논문은 분할된 look up table(LUT) 구조를 갖는 전력 소모 및 면적에 효율적인 보간 저역통과 여파기의 설계에 관한 것이다. 제안한 보간 여파기는 계수 대칭성과 LUT 데이터들이 대칭성을 이용하여 면적이 최소화된다. 최소의 면적으로 위상에 따라 분할된 LUT는 두개의 여파기가 공유하고 선택적으로 활성화됨으로써 저 전력 동작을 수행한다. 제안된 여파기는 5.0V 0.6${\mu}m$ CMOS 공정으로 설계되었으며 전력 소모 시뮬레이션은 Powermill을 사용하여 수행하였다. 기존에 제안된 여파기들과의 비교 실험 결과를 통하여 제안한 필터의 전력 소모는 26% 감소하였고 게이트 면적은 5% 감소하였음을 보인다.