• 센서학회지
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• 제7권3호
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• pp.154-162
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• 1998

필라멘트 모양의 백금 박막 히터 및 Bi-Sb 박막 열전퇴(thermopile)의 고온 접합부를 열차단막 역할을 하는 $Si_{3}N_{4}/SiO_{2}/Si_{3}N_{4}$ 다이아프램위에, 열전퇴의 저온 접합부를 방열판 역할을 하는 실리콘 기판에 의해 지지되는 유전체 멤버레인위에 각각 형성시켜, 열감도가 높고 교류-직류 변환오차가 작은 평면형 Bi-Sb 다중접합 열전변환기를 제작하고, fast reversed dc 방법으로 변환기의 교류-직류 변환특성을 측정하였다. 단일 bifilar 히터로 제작된 변환기의 열감도는 공기 및 진공중에서 각각 약 10.1 mV/mW 및 14.8 mV/mW였고, 2중 bifilar 히터로 제작된 변환기의 열감도는 안쪽 및 바깥쪽에 있는 히터를 입력으로 하였을 강우 공기 및 진공중에서 각각 약 5.1 mV/mW 및 7.6 mV/mW 그리고 각각 약 5.3 mV/mW 및 7.8 mV/mW로서, 기체에 의한 열손실이 거의 없는 진공중에서의 열감도가 공기중에서의 열감도보다 더 높게 나타났다. 10 kHz이하의 주파수 범위에서 변환기의 교류-직류 전압 및 전류 변환오차 범위는, 단일 bifilar 히터로 제작된 경우 공기중에서 각각 약 ${\pm}1.80\;ppm$ 및 ${\pm}0.58\;ppm$이었고, 2중 bifilar 히터로 제작된 경우 안쪽 및 바깥쪽 히터를 입력으로 하였을 때 공기중에서 각각 약 ${\pm}0.63\;ppm$ 및 ${\pm}0.25\;ppm$ 그리고 각각 약 ${\pm}0.53\;ppm$ 및 ${\pm}0.27\;ppm$였다.

• 센서학회지
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• 제6권4호
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• pp.328-336
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• 1997

HWE 방법에 의해 CdSe 박막을 (100)방향 Si 기판 위에 성장시켰다. 증발원과 기판의 온도를 각각 $600^{\circ}C$, $430^{\circ}C$로하여 성장시킨 CdSe 박막의 이중 결정 X-선 요동곡선(DCRC)의 반폭치(FWHM)값이 380 arcsec로 가장 작았다. Van der Pauw 방법으로 Hall 효과를 측정하여 운반자농도의 In n 대 (1/T)에서 구한 활성화에너지는 0.19eV로 측정되었다. Hall 이동도의 온도 의존성은 30K에서 150K까지는 $T^{3/2}$에 따라 증가하여 불순물산란에 기인하고, 150K에서 293K까지는 $T^{-3/2}$에 따라 감소하여 격자산란에 기인한 것으로 고찰되었다. 광전도셀의 특성으로 spectral response, 최대 허용소비전력(MAPD), 광전류와 암전류(pc/dc)의 비 및 응답시간을 측정하였다. Cu 증기분위기에서 열처리한 광전도셀의 경우, 감도(${\gamma}$)는 0.99, pc/dc은 $1.39{\times}10^{7}$, 그리고 최대 허용소비전력(MAPD)은 335mW, 오름시간(rise time)은 10ms, 내림시간(decay time)은 9.5ms로 가장 좋은 광전도 특성을 얻었다.

• 대한전자공학회논문지SD
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• 제43권11호
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• pp.48-57
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• 2006

본 설계에서는 최근 부상하고 있는 motor control, 3-phase power control, CMOS image sensor 등 각종 센서 응용을 위해 고해상도와 저전력, 소면적을 동시에 요구하는 12b 200KHz 0.52mA $0.47mm^2$ 알고리즈믹 ADC를 제안한다. 제안하는 ADC는 요구되는 고해상도와 처리 속도를 얻으면서 동시에 전력 소모 및 면적을 최적화하기 위해 파이프라인 구조의 하나의 단만을 반복적으로 사용하는 알고리즈믹 구조로 설계하였다. 입력단 SHA 회로에서는 고집적도 응용에 적합하도록 8개의 입력 채널을 갖도록 설계하였고, 입력단 증폭기에는 folded-cascode 구조를 사용하여 12비트 해상도에서 요구되는 높은 DC 전압 이득과 동시에 층L분한 위상 여유를 갖도록 하였다. 또한, MDAC 커패시터 열에는 소자 부정합에 의한 영향을 최소화하기 위해서 인접 신호에 덜 민감한 3차원 완전 대칭 구조의 레이아웃 기법을 적용하였으며, SHA와 MDAC 등 아날로그 회로에는 향상된 스위치 기반의 바이어스 전력 최소화 기법을 적용하여 저전력을 구현하였다. 기준 전류 및 전압 발생기는 칩 내부 및 외부의 잡음에 덜 민감하도록 온-칩으로 집적하였으며, 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압을 외부에서 인가할 수 있도록 설계하였다. 또한, 다운 샘플링 클록 신호를 통해 200KS/s의 동작뿐만 아니라, 더 적은 전력을 소모하는 10KS/s의 동작이 가능하도록 설계하였다. 제안하는 시제품 ADC는 0.18um n-well 1P6M CMOS 공정으로 제작되었으며, 측정된 DNL과 INL은 각자 최대 0.76LSB, 2.47LSB 수준을 보인다. 또한 200KS/s 및 10KS/s의 동작 속도에서 SNDR 및 SFDR은 각각 최대 55dB, 70dB 수준을 보이며, 전력 소모는 1.8V 전원 전압에서 각각 0.94mW 및 0.63mW이며, 시제품 ADC의 칩 면적은 $0.47mm^2$ 이다.