• Proceedings of the KIEE Conference
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• 2015.07a
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• pp.1635-1636
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• 2015

인체감전보호의 기본안전사항을 규정하는 IEC 60479, IEC 61140은 KS표준으로 이미 도입되었다. 특히 IEC 60364는 KS표준뿐만 아니라 전기설비기술기준의 판단기준에도 도입하여 적용하고 있다. IEC 60364에서 규정하고 있는 감전에 대한 보호원칙은 IEC 60479, IEC 61140에서 규정하는 기본개념을 기초로 한 것으로써, 이 표준들 간에 보호개념의 친숙화가 필요하다.

• Proceedings of the KIEE Conference
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• 2008.07a
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• pp.2208-2209
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• 2008

최근 국제 표준 및 규격의 국내 도입에 따라 다양한 접지 방식에 대한 안전성과 신뢰성이 요구되고 있으나, 현재 국내 규정은 국제 규격과 부합되지 않는 측면이 있다. 따라서, 국내 건축물의 접지시스템에 대한 정확한 현장 실태를 바탕으로 국내 실정에 맞는 접지시스템의 개발이 요구되고 있다. 본 논문에서는 아파트, 공장, 상가, 학교 등의 신축 건물에 시설된 접지방식 및 등전위 본딩 실태 등을 현장 조사를 중심으로 분석하였다. 접지실태조사는 접지방식, 접지단자의 접속방식, 공결방식, 접지요소간의 접속방식 등을 분석하였으며, 등전위 본딩 실태조사는 IEC 60364에 규정된 방법을 근거로 계통외 도전성 부분과 기기외함의 연속성을 평가하였다.

• Proceedings of the KIEE Conference
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• 2011.07a
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• pp.1606-1607
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• 2011

In this study, the propagation characteristics of partial discharge(PD) pulses in the 3-phase cable systems including crossbonding joints were discussed. For the purpose, experiments for 22.9kV CNCV cables were performed using simulated PD pulses, and on-site partial discharge measurements were carried out for the 345kV XLPE cable system.

• Proceedings of the KIEE Conference
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• 2001.07a
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• pp.352-355
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• 2001

국내에서 CCPU(Cable Covering Protection Unit)의 결선방식은 97년 이전에는 대지간 방식을 취하였고, 97년 이후에는 교락 비접지 방식을 채택하여 적용중이다. 따라서 국내 선로 중에 97년 이전 준공되어 97년 이후에 증설한 선로에서는 CCPU의 연결방식이 대지간 및 교락 비접지 방식이 혼용되어 사용되어 왔다. 본 논문에서는 CCPU의 결선방식이 혼용된 선로에서 문제점을 규명하고 개선안을 제시하였다.

• Proceedings of the Korean Institute of Surface Engineering Conference
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• 2017.05a
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• pp.129-129
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• 2017

열전재료는 열에너지를 전기에너지로 또는 전기에너지를 열에너지로 직접 변환하는데 가장 널리 사용되는 재료이다. $Bi_2Te_3$계 열전 재료는 400K 이하의 비교적 저온 영역에서 높은 성능지수(Dimensionless Figure of merit, ZT($={\alpha}2{\sigma}T/{\kappa}$, ${\alpha}$: 제백계수, ${\sigma}$: 전기전도도, T: 절대온도, ${\kappa}$: 열전도도))를 나타내는 열전재료이며 자동차 시트나 정수기 등에 응용되고 있다. 열전모듈은 제조시 수십 개에서 수백 개 이상의 n형 및 p형 열전소자를 알루미나($Al_2O_3$)와 같은 세라믹 기판(substrate) 상에 접합된 동 전극 위에 전기적으로 서로 직렬로 접합시켜 제조한다. 기존의 열전모듈의 제조방법에는 동 전극 위에 위에 Sn합금 분말과 플럭스(flux)의 혼합물인 솔더페이스트를 스크린 인쇄법을 사용하여 동 전극에 도포한 다음, 그 위에 열전소자를 얹고 약 520K의 열풍을 가하여 솔더를 용융시켜 열전소자와 동 전극을 접합시킨다. 스크린 인쇄법에서는 인쇄 압력이 일정하지 않으면, 솔더페이스트 층의 두께가 균일하지 않게 되어 열전소자 접합부의 불량을 유발시킨다. 그러나 열모듈은 단 하나의 접합 불량이 모듈 전체의 열전변환성능에 심각한 영향을 줄 수 있기 때문에 본 연구에서는 이러한 문제점을 해결하기 위해, 솔더페이스트를 도포하지 않고 열전소자를 직접 동 전극과 접합할 수 있는 방법을 고안하였다. 무전해도금을 이용한 니켈층을 형성시킨 $Bi_2Te_3$계 열전소자 표면에 약 $50{\mu}m$의 주석도금층을 전기도금법을 구사하여 형성시켰다. 그 후, wire cutting을 통하여 $3mm{\times}3mm{\times}3mm$의 크기로 절단한 주석도금된 열전소자를 동 전극에 얹고 1.1KPa의 압력을 가하면서 523K의 핫플레이트 위에서 3분간 방치하여 직접(direct) 열압착 접합을 실시하였다. 접합부의 단면을 SEM을 이용하여 관찰한 결과, 동 전극과 열전소자 사이의 계면에 용융 후 응고된 주석층이 결함없이 균일하게 형성된 양호한 접합부를 관찰할 수 있었다. 따라서, 솔더페이스트를 이용하지 않고, 열전소자 표면에 주석도금을 실시한 후, 동 전극과 직접 열압착 본딩을 실시하는 방법은 균일한 접합계면을 얻을 수 있는 새로운 공정으로 기대된다.

• Proceedings of the Materials Research Society of Korea Conference
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• 2003.11a
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• pp.27-27
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• 2003

최근 탄소나노튜브를 전계방출 표시소자(FED, field omission display)용 에미터 재료로 사용한 캐소드 개발에 대한 연구가 활발히 진행되고 있다. 캐소드전극으로는 투명전도성 반도체 박막인 ITO를 사용하고, 에미터용 재료로는 탄소나노튜브를 사용해서 스크린 인쇄법으로 2극(diode type)형 전계방출 소자용 캐소드를 제작하였다. 본딩재(bonding materials)의 종류와 공정변수를 달리해서 에미터용 탄소나노튜브와 ITO 캐소드 전극 사이의 전기적 접촉방법을 변화시켰을때 탄소나노튜브 캐소드의 전계방출 특성을 체계적으로 연구하였다. 첫째로, 본딩재의 전기전도성 (electrical conductivity)을 변수로 해서 탄소나노튜브 에미터의 전계강화(fold enhancement) 효과를 연구한 결과 본딩재의 구성 성분중 부도체(insulator)의 분율이 높을수록 전계강화 효과가 크게 나타남을 확인하였다. 두 번째로, ITO박막 캐소드전극과 탄소나노튜브 잉크 사이에 중간층(inter layer)을 형성시켜서 중간층이 전계방출 특성에 미치는 영향을 연구하여, 중간층의 존재가 탄소나노튜브의 전계방출 전류의 균일성과 전류밀도의 증가에 기여하는 것을 확인하였다. 본 연구의 결과 전계방출 전류가 안정적이면서 동시에 전계방출 효율이 크게 개선된 탄소나노튜브 캐소드를 제작하는 공정기술이 개발되었다. 개발된 기술은 기존의 방법에 비해서 탄소나노튜브 캐소드의 진공패키징시 아웃개싱(outgassing)의 양도 현격하게 작았으며, 에미터와 캐소드 전극 사이의 본딩력(adhesion)도 우수해서 항후 탄소나노튜브 전계방출 표시소자의 개발에 크게 기여할 것으로 판단된다.luminum 첨가량이 증가함에 따라 세라믹 수율도 증가하였음을 확인하였다. 합성된 aluminum-contained polycarbosilane은 20$0^{\circ}C$에서 1시간 동안 불융화과정을 거쳐 환원 및 진공 분위기에서 고온 열처리하였으며 이로부터 얻어진 시료에 대해 XRD분석을 수행하였다. SEM과 TEM을 이용하여 미세구조를 관찰하였다./100 duty로 구동하였으며, duty비 증가에 따라 pulse의 on-time을 고정하고 frequency를 변화시켰다. dc까지 duty비가 증가됨에 따라 방출전류의 양이 선형적으로 증가하였다. 전압을 일정하게 고정시키고 각 duty비에서 시간에 따라 방출전류를 측정한 결과 duty비가 높을수록 방출전류가 시간에 따라 급격히 감소하였다. 각 duty비에서 방출전류의 양이 1/2로 감소하는 시점을 에미터의 수명으로 볼 때 duty비 대 에미터 수명관계를 구해 높은 duty비에서 전계방출을 시킴으로써 실제의 구동조건인 낮은 duty비에서의 수명을 단시간에 예측할 수 있었다. 단속적으로 일어난 것으로 생각된다.리 폐 관류는 정맥주입 방법에 비해 고농도의 cisplatin 투여로 인한 다른 장기에서의 농도 증가 없이 폐 조직에 약 50배 정도의 고농도 cisplatin을 투여할 수 있었으며, 또한 분리 폐 관류 시 cisplatin에 의한 직접적 폐 독성은 발견되지 않았다이 낮았으나 통계학적 의의는 없었다[10.0%(4/40) : 8.2%(20/244), p>0.05]. 결론: 비디오흉강경술에서 재발을 낮추기 위해 수술시 폐야 전체를 관찰하여 존재하는 폐기포를 놓치지 않는 것이 중요하며, 폐기포를 확인하지 못한

• Proceedings of the KWS Conference
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• 2010.05a
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• pp.75-75
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• 2010

3D 패키징 기술은 전기소자의 소형화, 고용량화, 저전력화, 높은 신뢰성등의 요구와 함께 그 중요성이 대두대고 있다. 이러한 3D 패키징의 연결방법은 와이어 본딩 또는 플립칩등의 기존의 방법에서 TSV(Through Silicon Via)를 이용하여 적층하는 방법이 주목받고 있다. TSV는 기존의 와이어 본딩과 비교하여 고집적도, 빠른 신호전달, 낮은 전력소비 등의 장점을 가지고 있어 많은 연구가 진행되고 있다. TSV의 세부 공정 중 비아필링(Via filling)기술은 I/O수 증가와 미세피치화에 따른 비아(Via) 직경의 감소 및 종횡비(Via Aspect Ratio)증가로 인해 기존 필링 공정으로는 한계가 있다. 기존의 비아 홀(Via hole)에 금속을 필링하기 위한 방법으로 전기도금법이 많이 사용되고 있으나, 전기도금법은 전기도금액 조성, 첨가제의 종류, 전류밀도, 전류모드 등에 따라 결과물에 큰 차이가 발생되어, 최적공정조건의 도출이 어렵다. 또한 20um이하의 비아직경과 높은 종횡비로 인하여 충진시 void형성등의 문제점이 발생하기도 한다. 본 연구에서는 용융솔더와 진공을 이용하여 비아를 필링시켰다. 이 방법은 관통된 비아가 형성된 웨이퍼 양단에 압력차를 주어, 작은 직경을 갖는 비아 홀의 표면장력을 극복하고, 용융상태의 솔더가 관통된 비아 홀 내부로 필링되는 방법이다. 관통 비아홀이 형성 된 웨이퍼 위에 솔더페이스트를 $250^{\circ}C$이상 온도를 가해 용융상태로 만든 후 웨이퍼 하부에 진공을 형성하여 필링하는 방법과 용융솔더를 노즐을 통하여 위쪽으로 유동시켜 그 위에 비아홀이 형성된 웨이퍼를 접촉하고 웨이퍼 상부에 진공을 형성하여 필링하는 방법으로 실험을 각각 실시하였다. 이 때, 웨이퍼 두께는 100um이하이며 홀 직경은 20, 30um, 웨이퍼 상부와 하부의 진공차는 약 0.02~0.08Mpa, 진공 유지시간은 1~3s로 실시하여 최적 조건을 고찰하였다. 각 조건에 따른 필링 후 단면을 전자현미경(FE-SEM)을 통해 관찰하였다. 실험 결과 0.04Mpa 이상에서 1s내의 시간에 모든 비아홀이 기공(Void)없이 완벽하게 필링되는 것을 관찰하였으며 이 결과는 기존의 방법에 비하여 공정시간을 감소시켜 생산성이 대폭 향상 될 수 있는 방법임을 확인하였다.

• Journal of the Microelectronics and Packaging Society
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• v.21 no.2
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• pp.37-41
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• 2014

One of the important developments in next generation electronic devices is the technology for power delivery and heat dissipation. In this study, the Cu-to-Cu flip chip bonding process was evaluated using the square ABL power bumps and circular I/O bumps. The difference in bump height after Cu electroplating followed by CMP process was about $0.3{\sim}0.5{\mu}m$ and the bump height after Cu electroplating only was about $1.1{\sim}1.4{\mu}m$. Also, the height of ABL bumps was higher than I/O bumps. The degree of Cu bump planarization and Cu bump height uniformity within a die affected significantly on the misalignment and bonding quality of Cu-to-Cu flip chip bonding process. To utilize Cu-to-Cu flip chip bonding with ABL bumps, both bump planarization and within-die bump height control are required.

• Journal of the Microelectronics and Packaging Society
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• v.15 no.4
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• pp.9-15
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• 2008

Microstructure and contact resistance of the Au-Sn solder joints were characterized after flip-chip bonding of the Au/Sn bumps processed by successive electrodeposition of Au and Sn. Microstructure of the Au-Sn solder joints, formed by flip-chip bonding at $285^{\circ}C$ for 30 sec, was composed of the $Au_5Sn$+AuSn lamellar structure. The interlamellar spacing of the $Au_5Sn$+AuSn structure increased by reflowing at $310^{\circ}C$ for 3 min after flip-chip bonding. While the Au-Sn solder joints formed by flip-chip bonding at $285^{\circ}C$ for 30 sec exhibited an average contact resistance of 15.6 $m{\Omega}$/bump, the Au-Sn solder joints reflowed at $310^{\circ}C$ for 3 min after flip-chip bonding possessed an average contact resistance of 15.0 $m{\Omega}$/bump.

• Proceedings of the Korean Society of Precision Engineering Conference
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• 2007.11a
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• pp.327-328
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• 2007