• The Journal of the Korea institute of electronic communication sciences
• /
• v.2 no.3
• /
• pp.163-167
• /
• 2007

In this paper, to design 8 bit RISC Microprocessor, a method of Clock Gating to reduce electric power consumption is proposed. In order to examine the priority, the comparison results of between a 8 bit Microprocessor which is not considered Low Power consumption and which is considered Low Power consumption using a methods of Clock Gating are represented. Within the a few periods, the results of comparing with a Microprocessor not considered the utilization of Clock Gating shows that the reduction of dynamic dissipation is minimized up to 21.56%.

• Journal of the Microelectronics and Packaging Society
• /
• v.23 no.2
• /
• pp.37-42
• /
• 2016

While datacenter operation cost increases with electricity price rise, many researchers study low-power processor based supercomputers to reduce power consumption of datacenters. Reliability of low-power processors for supercomputers can be of concern since the reliability of many low-power processors are assessed based on mobile use conditions. This paper assessed the reliability of low-power processor packages based on supercomputer use conditions. Temperature cycling was determined as a critical failure cause of low-power processor packages through literature surveys and failure mode, effect and criticality analysis. The package temperature was measured at multiple processor load conditions to examine the relationship between processor load and package temperature. A physics-of-failure reliability model associated with temperature cycling predicted the expected lifetime of low-power processors to be less than 3 years. Recommendations to improve the lifetime of low-power processors were presented based on the experimental results.

• Journal of the Institute of Electronics Engineers of Korea SC
• /
• v.40 no.6
• /
• pp.31-38
• /
• 2003

A 16-bit adiabatic low-power Microprocessor is designed. The processor consists of control block, multi-port register file, program counter, and ALU. An efficient four-phase clock generator is also designed to provide power clocks for adiabatic processor. Adiabatic circuits based on efficient charge recovery logic(ECRL), are designed 0.35,${\mu}{\textrm}{m}$ CMOS technology. Conventional CMOS processor is also designed to compare the energy consumption of microprocessors. Simulation results show that the power consumption of the adiabatic microprocessor is reduced by a factor of 2.9∼3.1 compared to that of conventional CMOS microprocessor.

• Proceedings of the IEEK Conference
• /
• 2004.06b
• /
• pp.423-426
• /
• 2004

본 논문에서는 저 전력 마이크로프로세서를 개발하기 위해 ARM7 마이크로프로세서와 명령어 호환을 갖는 32비트 RISC 구조의 마이크로프로세서를 설계하였다. 저 전력 ARM7 마이크로프로세서 IP 구현을 위하여 새로운 정수 나눗셈 명령어를 정의하고 이를 적용하는 회로를 설계하여 제수가 피제수보다 큰 경우 6.4nW, 그 이외의 경우에는 76.5 nW를 소모하여 기존의 방법보다 $140{\~}860\%$ 까지 개선되었음을 측정하였다. 또한 Multi-cycle 명령어 발생시 Prefetch에 의한 전력 소모를 줄이기 위하여 명령어의 condition code를 미리 결정함으로써 $50\%$의 prefetch 동작 횟수를 줄였다. 그 결과 저 전력 파이프라인의 경우에는 1.943mW/1MHz의 소비 전력이 측정되었다.

• Proceedings of the Korean Information Science Society Conference
• /
• 2000.04a
• /
• pp.12-14
• /
• 2000

소형의 이동 컴퓨터 시스템이 발전하면서 프로세서의 전력 소모(energy dissipation)가 중요한 이슈가 되고 있다. 현재 대부분의 프로세서들은 성능 향상을 위해 캐쉬를 사용하고 있고 이것은 프로세서내의 많은 비율의 전력을 소모한다. 따라서 저 전력 프로세서를 설계하기 위해서는 내장 캐쉬(on-chip cache)의 전력 소모를 줄이는 것이 중요하다. 본 논문은 캐쉬 대체 전략으로 현재 많이 사용되는 LRU(Least Recently Used) 방식을 LFU(Least Frequently Used), LFUT(LFU with Threshold), FIFO(First In First Out) 방식과 관련 효율적 측면에서 비교 분석 한다.

• The KIPS Transactions:PartA
• /
• v.19A no.1
• /
• pp.17-22
• /
• 2012

The demand of high performance processor is soaring due to the extending of mobile and small electronic device market. CGRA(Coarse Grained Reconfigurable Architecture) is the processor satisfying both of performance and low-power demands and a great alternative of ASIC that can be reconfigured. This paper presents a novel low-power mapping algorithm that optimizes the number of used computation resource in the mapping phase by considering data transfer time. Compared with previous mapping algorithm, ours reduce energy consumption by up to 73%, and 56.4% on average.

• Proceedings of the Korean Information Science Society Conference
• /
• 2003.10c
• /
• pp.121-123
• /
• 2003

현재 사용되는 PDA, 핸드폰 등의 이동기기는 보다 좋은 성능과 향상된 기능에 대한 시장의 지속적인 요구로 고성능을 요구하는 응용 프로그램이 점차 추가되고 있다. 이에 고성능 프로세서의 탑재가 일반화 되고 있으며, 그에 따른 전력 소비 또한 증가하고 있다. 시스템 전력 사용량의 증가 문제를 해결하고자 DVS기법, DPM기법 둥이 제시되었으나 모바일 기기에 저전력 프로세서의 탑재가 일반화 되면서 전체 에너지 소비측면에서 디바이스의 비중이 상대적으로 증대되어 기존 스케줄링 기법은 하나의 시스템 요소만을 위한 최적화 방법을 제시할 뿐 전체 시스템의 에너지 소비를 최적화시키지는 못하게 되었다. 이에 본 논문에서는 이동기기에서 프로세서의 속도를 결정하는 과정과 스케줄러가 태스크의 우선순위를 결정하는 과정에 있어 단위 시간당 디바이스의 에너지 소비가 프로세서의 단위 시간당 에너지 소비보다 큰 현실을 반영하여, 태스크의 실행 중 필요한 디바이스의 전력 소모량을 기준으로 스케줄러가 프로세서 최적화 정책과 디바이스 최적화 정책 중 올바른 스케줄링 정책을 선택하여 프로세서의 속도를 결정하고 실행순서를 조절함으로써 시스템의 가용시간을 향상시키는 기법을 제안한다.

• Proceedings of the Korean Information Science Society Conference
• /
• 2011.06d
• /
• pp.24-27
• /
• 2011

최근 스마트 폰 등 모바일 기기의 폭발적인 성장에 의해 내장 프로세서인 ARM 프로세서 기반 기기들이 활발히 개발되어 사용되고 있다. 이에 따라 상대적으로 저성능, 저 전력화에 치중하였던 내장 프로세서도 고성능화를 위한 고속 동작 및 멀티코어 프로세서를 개발하여 사용하게 되었으며, 메모리 동작 속도 역시 빠르게 발전하고 있다. 특히 모바일 기기 등에 사용 되는 저전력 메모리인 LPDDR2 소자 등의 개발에 따라 빠른 동작 속도를 가지도록 개발되고 있다. 그러나 시스템 온 칩(SoC, System on Chip) 형태로 제작되는 ARM 프로세서 기반의 SoC는 다양한 하드웨어 가속기 등을 함께 내장하고 있고, 저 전력화를 위한 버스 구조 등에 의하여 온 칩 버스의 속도 향상이 고성능 범용 시스템에 비하여 낮은 수준이다. 본 연구에서는 이러한 점을 고려하여, 프로세서 코어와 메모리 소자의 동작 속도 향상에 의하여 얻을 수 있는 성능 향상과, 상대적으로 낮은 버스 동작 속도에 의하여 저하되는 성능의 정도를 분석하고 이를 극복하기 위한 방안을 검토하였다.

• The Journal of Korean Institute of Communications and Information Sciences
• /
• v.33 no.11C
• /
• pp.940-948
• /
• 2008

This paper presents a low-power, low-complexity design and implementation results of a high speed multiple-input multiple-output orthogonal frequency division multiplexing (MIMO-OFDM) wireless LAN (WLAN) baseband processor. The proposed processor is composed of the physical layer convergence procedure (PLCP) processor and physical medium dependent (PMD) processor, which have been optimized to have low-power and reduced-complexity architecture. It was designed in a hardware description language (HDL) and synthesized to gate-level circuits using 0.18um CMOS standard cell library. As a result, the proposed TX-PLCP processor reduced the power consumption by as much as 81% over the bit-level operation architecture. Also, the proposed MIMO symbol detector reduced the hardware complexity by 18% over the conventional SQRD-based architecture with division circuits and square root operations.

• Proceedings of the Korean Society of Computer Information Conference
• /
• 2008.06a
• /
• pp.25-31
• /
• 2008

본논문에서는이동형통신시스템의프로세서에대한최소전력소모를위한주파수선택알고리즘을제안하였다. 제안한 방법은 클럭 게이팅 방법을 이용하여 저전력 프로세서를 설계한다. 클럭 게이팅 방법은 내장된 클럭 블록을 이용하여 주 클럭을 제어함으로서 전력 낭비를 개선시킨다. 설계 방법은 프로세서에 대해 동적 전력을 고려하여 소모 전력을 비교하고, 설계된 프로세서에 대해 에너지 이득과 소모를 고려하여 주파수를 결정한다. 또한, 슬랙시간을 이용하여 프로세서의 속도를 낮추어 소모 전력을 감소시킨다. 이러한 기술은 클럭 게이팅 방법과 에너지, 슬랙 시간을 이용하여 이동형 시스템의사용 시간이 개선하였다. 실험결과 제안한 알고리즘은 알고리즘을 적용하지 않은 이동형 시스템의 프로세서에 비해 평균 전력이 4% 감소되었다.