• 한국전자통신학회논문지
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• 제2권3호
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• pp.163-167
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• 2007

본 논문에서는 전력 소비를 감소시킬 수 있는 클럭게이팅 기법을 제안하여 8bit RISC 마이크로프로세서를 설계하였다. 제안된 설계 방법의 타당성을 검토하기 위해서 저전력을 고려하지 않은 8비트 마이크로프로세서와 클록 게이팅을 이용한 저전력 8비트 마이크로프로세서를 설계하여 소모 전력을 비교하였다. 기존의 마이크로 프로세서와 저전력으로 설계된 마이크로프로세서와의 소모 전력을 비교한 결과 시간에 대하여 비교하였을 경우 동적 소모 전력에 대하여 21.56% 감소를 얻을 수 있었다.

• 마이크로전자및패키징학회지
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• 제23권2호
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• pp.37-42
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• 2016

전력가격의 상승으로 데이터센터의 운영비 부담이 늘어나는 가운데, 슈퍼컴퓨터에 저전력 프로세서를 사용하여 데이터센터의 전력소모를 감소시키는 연구가 활발하다. 일반적으로 모바일 기기 등의 운용환경을 기준으로 신뢰성 평가가 이루어지는 저전력 프로세서를 슈퍼컴퓨터에 사용하는 경우 상대적으로 가혹한 운용환경으로 인해 물리적, 기계적 신뢰성 문제가 발생할 수 있다. 이 논문은 슈퍼컴퓨터 운용 환경을 바탕으로 저전력 프로세서 패키지의 수명을 평가하였다. 먼저 문헌조사, 고장모드 및 치명도 분석을 통해 저전력 프로세서 패키지의 주요 고장원인으로 온도 사이클을 선정하였다. 부하-온도 관계를 확인하기 위해 단계적인 부하를 가하며 프로세서의 온도를 측정하였다. 가장 보수적인 운용조건을 가정하고 온도 사이클에 관련된 고장물리 모델을 이용한 결과 저전력 프로세서 패키지의 기대수명은 약 3년 이하로 예측되었다. 실험 결과를 바탕으로 저전력 프로세서 패키지의 기대수명을 향상하는 방법을 제시하였다.

• 전자공학회논문지SC
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• 제40권6호
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• pp.31-38
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• 2003

단열회로를 이용한 16-bit 저전력 마이크로프로세서를 설계하였다. 본 논문에서 설계한 마이크로프로세서는 콘트롤 블록, 멀티포트 레지스터 파일, 프로그램 카운터 그리고 ALU로 구성되어 있다. 또한 저전력 단열 프로세서에 필요한 효율적인 4-phase 전원클럭 발생기도 설계하였다. 단열회로는 ECRL(Efficient Charge Recovery Logic)을 기반으로 설계되었고 0.35㎛ CMOS 공정을 이용하여 구현하였다. 단열프로세서와 일반적인 프로세서와 에너지를 비교하기 위해서 CMOS를 기반으로 한 프로세서를 설계하여 에너지 비교를 수행하였다. 시뮬레이션 결과 기존의 CMOS 프로세서보다 2.9∼3.1배의 에너지 감소효과를 보였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 하계종합학술대회 논문집(2)
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• pp.423-426
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• 2004

본 논문에서는 저 전력 마이크로프로세서를 개발하기 위해 ARM7 마이크로프로세서와 명령어 호환을 갖는 32비트 RISC 구조의 마이크로프로세서를 설계하였다. 저 전력 ARM7 마이크로프로세서 IP 구현을 위하여 새로운 정수 나눗셈 명령어를 정의하고 이를 적용하는 회로를 설계하여 제수가 피제수보다 큰 경우 6.4nW, 그 이외의 경우에는 76.5 nW를 소모하여 기존의 방법보다 $140{\~}860\%$ 까지 개선되었음을 측정하였다. 또한 Multi-cycle 명령어 발생시 Prefetch에 의한 전력 소모를 줄이기 위하여 명령어의 condition code를 미리 결정함으로써 $50\%$의 prefetch 동작 횟수를 줄였다. 그 결과 저 전력 파이프라인의 경우에는 1.943mW/1MHz의 소비 전력이 측정되었다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2000년도 봄 학술발표논문집 Vol.27 No.1 (A)
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• pp.12-14
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• 2000

소형의 이동 컴퓨터 시스템이 발전하면서 프로세서의 전력 소모(energy dissipation)가 중요한 이슈가 되고 있다. 현재 대부분의 프로세서들은 성능 향상을 위해 캐쉬를 사용하고 있고 이것은 프로세서내의 많은 비율의 전력을 소모한다. 따라서 저 전력 프로세서를 설계하기 위해서는 내장 캐쉬(on-chip cache)의 전력 소모를 줄이는 것이 중요하다. 본 논문은 캐쉬 대체 전략으로 현재 많이 사용되는 LRU(Least Recently Used) 방식을 LFU(Least Frequently Used), LFUT(LFU with Threshold), FIFO(First In First Out) 방식과 관련 효율적 측면에서 비교 분석 한다.

• 정보처리학회논문지A
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• 제19A권1호
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• pp.17-22
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• 2012

모바일 시장 및 소형 전자기기 시장의 발달에 따라 고성능 프로세서에 대한 요구 또한 커지게 되었다. 재구성형 프로세서(CGRA)는 고성능과 저전력 소모를 동시에 만족시키는 프로세서로 ASIC의 고성능 저전력을 대체하면서도 하드웨어를 쉽게 재디자인 할 수 있도록 구성된 프로세서이다. 어플리케이션의 구조에 따라 CGRA의 전체수행시간이 프로세서 자체의 수행시간보다 데이터의 전송시간에 종속되는 경우가 있다. 이 논문에서는 데이터 전송시간에 따라 수행에 사용되는 자원을 최적화 함으로써 전력소모를 줄이는 매핑 알고리즘을 제안하였다. 제안된 알고리즘을 사용한 경우, 기존의 방식보다 최대 73%, 평균 56.4%의 전력소모를 줄일 수 있었다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2003년도 가을 학술발표논문집 Vol.30 No.2 (3)
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• pp.121-123
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• 2003

현재 사용되는 PDA, 핸드폰 등의 이동기기는 보다 좋은 성능과 향상된 기능에 대한 시장의 지속적인 요구로 고성능을 요구하는 응용 프로그램이 점차 추가되고 있다. 이에 고성능 프로세서의 탑재가 일반화 되고 있으며, 그에 따른 전력 소비 또한 증가하고 있다. 시스템 전력 사용량의 증가 문제를 해결하고자 DVS기법, DPM기법 둥이 제시되었으나 모바일 기기에 저전력 프로세서의 탑재가 일반화 되면서 전체 에너지 소비측면에서 디바이스의 비중이 상대적으로 증대되어 기존 스케줄링 기법은 하나의 시스템 요소만을 위한 최적화 방법을 제시할 뿐 전체 시스템의 에너지 소비를 최적화시키지는 못하게 되었다. 이에 본 논문에서는 이동기기에서 프로세서의 속도를 결정하는 과정과 스케줄러가 태스크의 우선순위를 결정하는 과정에 있어 단위 시간당 디바이스의 에너지 소비가 프로세서의 단위 시간당 에너지 소비보다 큰 현실을 반영하여, 태스크의 실행 중 필요한 디바이스의 전력 소모량을 기준으로 스케줄러가 프로세서 최적화 정책과 디바이스 최적화 정책 중 올바른 스케줄링 정책을 선택하여 프로세서의 속도를 결정하고 실행순서를 조절함으로써 시스템의 가용시간을 향상시키는 기법을 제안한다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2011년도 한국컴퓨터종합학술대회논문집 Vol.38 No.1(D)
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• pp.24-27
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• 2011

최근 스마트 폰 등 모바일 기기의 폭발적인 성장에 의해 내장 프로세서인 ARM 프로세서 기반 기기들이 활발히 개발되어 사용되고 있다. 이에 따라 상대적으로 저성능, 저 전력화에 치중하였던 내장 프로세서도 고성능화를 위한 고속 동작 및 멀티코어 프로세서를 개발하여 사용하게 되었으며, 메모리 동작 속도 역시 빠르게 발전하고 있다. 특히 모바일 기기 등에 사용 되는 저전력 메모리인 LPDDR2 소자 등의 개발에 따라 빠른 동작 속도를 가지도록 개발되고 있다. 그러나 시스템 온 칩(SoC, System on Chip) 형태로 제작되는 ARM 프로세서 기반의 SoC는 다양한 하드웨어 가속기 등을 함께 내장하고 있고, 저 전력화를 위한 버스 구조 등에 의하여 온 칩 버스의 속도 향상이 고성능 범용 시스템에 비하여 낮은 수준이다. 본 연구에서는 이러한 점을 고려하여, 프로세서 코어와 메모리 소자의 동작 속도 향상에 의하여 얻을 수 있는 성능 향상과, 상대적으로 낮은 버스 동작 속도에 의하여 저하되는 성능의 정도를 분석하고 이를 극복하기 위한 방안을 검토하였다.

• 한국통신학회논문지
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• 제33권11C호
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• pp.940-948
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• 2008

본 논문에서는 휴대용 고속 무선 LAN 시스템에 적합한 저전력/저면적 MIMO-OFDM 기저대역 프로세서의 효율적인 하드웨어 구조를 제시한다. 고속 무선 LAN 시스템은 최대 수백 Mbps의 데이터 속도를 처리해야 하기 때문에 높은 시스템 클럭과 다중경로 구조를 사용하게 되는데, 이는 소모 전력과 구현 면적을 상승시키는 결과를 초래한다. 따라서 본 논문에서는 저전력으로 동작하면서도 동시에 하드웨어 부담을 줄인 고속 무선 LAN 시스템용 기저대역 프로세서의 하드웨어 구조를 제시한다. 이를 위해서 비트 병렬 처리 구조로 설계된 송신단 PLCP(TX-PLCP) 프로세서와 연산 복잡도를 효과적으로 감소시킨 심볼 검출기를 제안한다. 제안된 TX-PLCP 프로세서 구조는 비트 병렬 처리를 통해 동작 주파수를 감소시킴으로써 전력소모를 낮추는 효과를 얻을 수 있고, PMD 프로세서에서 가장 큰 면적을 차지하는 심볼 검출기는 수식 변형을 통해서 나눗셈 연산 및 제곱근 연산을 제거함으로써 저면적 설계를 가능하게 한다. 제안된 하드웨어 구조를 적용한 기저대역 프로세서는 Verilog HDL을 통해 설계 및 검증되었으며, 0.18um CMOS 공정을 통해 합성되었다. 합성결과, 병렬처리 구조를 적용한 TX-PLCP 프로세서는 비트 직렬 처리 구조에 비해 약 81% 감소된 전력에서 동작함을 확인하였고, 제안된 심볼 검출기는 나눗셈 및 제곱근 연산을 포함하는 심볼 검출 기법에 비해 약 18% 정도 하드웨어 복잡도가 감소함을 확인하였다.

• 한국컴퓨터정보학회:학술대회논문집
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• 한국컴퓨터정보학회 2008년도 제38차 하계학술발표논문집 16권1호
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• pp.25-31
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• 2008

본논문에서는이동형통신시스템의프로세서에대한최소전력소모를위한주파수선택알고리즘을제안하였다. 제안한 방법은 클럭 게이팅 방법을 이용하여 저전력 프로세서를 설계한다. 클럭 게이팅 방법은 내장된 클럭 블록을 이용하여 주 클럭을 제어함으로서 전력 낭비를 개선시킨다. 설계 방법은 프로세서에 대해 동적 전력을 고려하여 소모 전력을 비교하고, 설계된 프로세서에 대해 에너지 이득과 소모를 고려하여 주파수를 결정한다. 또한, 슬랙시간을 이용하여 프로세서의 속도를 낮추어 소모 전력을 감소시킨다. 이러한 기술은 클럭 게이팅 방법과 에너지, 슬랙 시간을 이용하여 이동형 시스템의사용 시간이 개선하였다. 실험결과 제안한 알고리즘은 알고리즘을 적용하지 않은 이동형 시스템의 프로세서에 비해 평균 전력이 4% 감소되었다.