• 한국정보과학회논문지:시스템및이론
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• 제30권9호
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• pp.504-511
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• 2003

논리회로 합성에서 함수의 대칭성을 이용하여 면적이나 시간 지연을 최소화하는 문제는 많은 시간동안 연구되어 왔다. 본 논문은 최근 들어 면적이나 시간지연 보다도 더 중요하게 여겨지는 전력 소모를 최소화하는데, 회로 대칭성이 어떻게 이용되는 지에 대한 연구를 소개한다. 이 논문에서 회로의 대칭성에 대한 폭넓은 정의를 소개하고, 각 대칭성간의 관계에 대해 논의하며, 각 회로의 대칭성이 어떻게 전력을 줄이는데 유용할 수 있는지에 대해 논의한다. 또한, 회로에 존재하는 주 입력(primary input)과 내부 노드사이에 존재하는 대칭성을 찾아내는 알고리즘을 소개한다. 이 논문에서 소개하는 알고리즘의 특징은 첫째, 면적이나 속도지연의 증가가 거의 없이, 전력 소모를 줄여주는 효과적인 재합성 기법이란 것이다. 둘째, 대부분의 다른 휴리스틱(heuristic) 알고리즘과는 달리, 회로의 스위칭 (switching) 양에 있어 단조 향상(monotonic improvement)을 보장한다. 이미 잘 알려진 바와 같이 CMOS 회로에서는 스위칭 양이 전력소모에 대부분을 차지하므로, 알고리즘의 적용 후에 회로가 전력 소모 면에서 계속적인 향상을 이룰 수 있게 한다는 점에서 매우 효과적이라 하겠다. 알고리즘의 효과를 검증하기 위해서, MCNC 벤치마크 회로를 이용하여 실험을 시행하였고, 실험 결과, 속도나 면적에 대한 오버헤드가 거의 없으면서 평균 12%의 전력 소모를 줄일 수 있었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 춘계학술대회
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• pp.731-734
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• 2011

본 논문은 Single hop으로 구성된 WSN(Wireless Sensor Network)의 저전력 구성방식을 제안한다. WSN 시스템 동작 시 각 Tag간 RF통신이 이루어 질 때 가장 많은 전력을 소모한다. 그렇기 때문에 해당 RF통신 모듈을 주기적으로 on/off를 하여 Network를 구성한다면 상대적으로 Toggle하지 않고 항시 해당 모듈을 동작시키는 것 보다 많은 전력 소모를 방지 할 수 있다. 하지만 RF통신 모듈이 off인 상태에서는 외부적인 어떠한 통신 신호도 받을 수 없기에 Tag와 Base station사이 서로 간 송수신 통신이 이루어질시 일부분 Data누락이 일어날 수 있다. 이에 본 논문에서는 RF통신 모듈을 내부 명령어를 통해 시스템적으로 Toggle함과 동시에 Tag와 Base station간 송수신 통신이 이루어질시 누락되는 Data없이 적절한 통신이 이루어지게끔 구성된 알고리즘을 제안한다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2002년도 춘계학술발표논문집 (상)
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• pp.635-638
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• 2002

BIST(Built-In Self-Test)를 이용한 테스트 방식은 정상 동작 모드인 회로에 비해 테스트 모드에서 보다 많은 스위칭이 발생하고, 과도한 전력 소모에 의해 회로가 손상을 받을 수 있는 문제점을 갖고 있다. 본 논문은 test-per-clock BIST 구조에서 전력이 제한되어 있을 때 테스트 적용 시간과 총 에너지 소비를 최소화하기 위한 테스트 스케줄링 알고리즘을 제안한다. 제안된 방법은 테스트 세션을 구성함에 있어 각 세션에 포함되는 각 블록의 테스트 시작 시간을 동적으로 결정하여 기존의 알고리즘에 비하여 전력 소모와 전체 테스트 시간을 줄일 수 있다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 춘계학술대회
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• pp.197-200
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• 2011

저전력 애드혹 네트워크에서 네트워크 노드들은 한정된 에너지와 자원을 기반으로 동작하기 때문에, 이를 고려한 다양한 라우팅 알고리즘이 제시되었다. 본 논문은 저전력 애드혹 네트워크의 노드 간 데이터 및 명령을 전송하기 위한 경로 설정 기법에 관한 것으로, 저전력 애드혹 네트워크의 속성을 적용한 경로 비용 함수를 정의하고 네트워크의 특성에 따라 제안된 경로 비용 함수가 유연하게 적용될 수 있도록 하는 동적 라우팅 프로토콜을 제안한다. 제안된 라우팅 프로토콜의 성능 분석은 QualNet 네트워크 시뮬레이터에서 수행되었다.

• 대한전자공학회논문지TC
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• 제44권6호
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• pp.1-8
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• 2007

한정된 배터리 전원을 사용하는 무선 센서 네트워크에서 노드의 수명유지를 위해 전력 소모량은 매우 중요한 문제이다. 전력소모를 줄이기 위해 저전력 RF 통신을 사용함으로써 무선 센서 네트워크의 에러 발생률이 증가하게 된다. 본 논문에서는 무선 센서 네트워크의 오류 정정 부호 사용과 그에 따른 전력 소모량을 분석하였다. 오류 정정 부호는 변 복조 과정에서 소모되는 저려 소모가 있지만, 부호화 이득을 통해 전송 에너지를 절약할 수 있다. 센서 노드의 특성상 전송 에너지는 프로세서의 계사에 소모되는 에너지보다 큰 비중을 차지하고 있다. 본 논문에서는 낮은 전송 전력으로 전송한 데이터를 짧은 구속장의 Viterbi 알고리즘을 적용하여 오류 정정을 할 경우 단순한 ARQ(Auto Repeat Request) 방식을 사용할 경우보다 최대 20%의 재전송 횟수의 감소와 18%의 전력 소모의 감소를 분석하였다.

• 대한전자공학회논문지SD
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• 제42권11호
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• pp.49-54
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• 2005

본 논문에서는 최소의 sub-window를 사용하여 정확한 초점 값을 측정할 수 있는 모바일 폰 용 저전력 MDCT 초점 값 연산 방식을 제안하였다. 제안된 알고리즘은 기존의 DCT 연산 계수 중 초점 값의 척도로 사용하기에 특성이 가장 우수하고, 하드웨어로 구현하였을 경우 연산량이 최소가 되는 중간 결과 계수를 초점 값으로 사용한다. 또한 중간 주파수에 연관된 DCT 결과를 초점 값으로 사용하므로 임펄스 성 노이즈의 영향을 줄일 수 있고, 영상의 흐린 정도에 따른 초점 값의 변화가 커서기존의 Gradient 방식보다 초점 값 특성이 우수하다. 제안된 알고리즘은 Verilog HDL언어를 사용하여 구현되었으며, Excalibur-ARM보드에 내장하여 그 성능을 검증하였다.

• 전기전자학회논문지
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• 제10권2호통권19호
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• pp.134-140
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• 2006

본 논문에서는 상위 수준 합성에서 연산자들의 스위칭 최소화를 통한 저 전력 자원 할당 알고리즘을 제안했다. 본 논문에서는 이미 스케줄링 된 CDFG를 대상으로 전력 소모의 원인이 되는 스위칭 동작을 최소화하는 자원할당 알고리즘을 제안한다. 제안된 알고리즘은 DSP 분야의 회로나 필터를 대상으로 연산자가 소모하는 전력을 최소화 하고자 한다. 스케줄링 된 CDFG상에 있는 여러 개의 연산은 자원공유를 통하여 같은 기능 장치에 구현될 수 있다. 이런 경우 두 개의 연속적인 연산의 실행사이에 각 연산의 입력 변수들이 연속적으로 변화하기 때문에 기능장치의 스위칭동작이 변하게 된다 이때 자원할당 과정에서 기능장치의 입력 신호들 사이의 스위칭동작과 상관관계를 고려하여 소비전력을 감소시킨다. 본 논문에서 제안하는 방법을 이용하여 자원할당을 할 경우 기존 방법과 비교했을 때 그 수행속도는 사용하는 연산자의 수와 최다 제어 단계에 따라서 빨라 질 수 있다. 그리고 소모하는 전력의 경우, 작게는 8.5%에서 9.3%까지 감소효과가 있다.

• 전기전자학회논문지
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• 제13권1호
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• pp.77-86
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• 2009

본 논문에서 이식형 심장 박동 조율기를 위한 심전도 검출기와 아날로그-디지털 변환기(ADC)를 설계한다. 제안한 웨이블렛 심전도 검출기는 웨이블렛 필터 뱅크 구조의 웨이블렛 변조기, 웨이블렛 합성된 심전도 신호의 가설 검정을 통한 QRS 신호 검출기와 0-교차점을 이용한 잡음 검출기로 구성된다. 저전력 소모의 동작을 유지하며 보다 높은 검출 정확도를 갖는 심전도 검출기의 구현을 위해, 다중스케일 곱의 알고리즘과 적응형의 임계값을 갖는 알고리즘을 사용하였다. 또한 심전도 검출기의 입력단에 위치하는 저전력 Successive Approximation Register ADC의 구현을 위해, 신호 변환의 주기 중, 매우 짧은 시간 동안에만 동작하는 비교기와 수동 소자로 구성되는 Sample&Hold를 사용하였다. 제안한 회로는 표준 CMOS $0.35{\mu}m$ 공정을 사용하여 집적 및 제작되었고, 99.32%의 높은 검출 정확도와 3V의 전원 전압에서 $19.02{\mu}W$의 매우 낮은 전력 소모를 갖는 것을 실험을 통해 확인하였다.

• 한국콘텐츠학회논문지
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• 제7권2호
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• pp.92-99
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• 2007

본 논문은 기존의 블록 암호 프로세서를 128-bit 구조에서 32-bit구조로 소형화시킨 저 전력 구조를 제안하였다. 본 논문의 목적은 암호 이론 연구가 아닌 실용화 연구로서 실용화 결과를 보이는 것이다. 제안된 구조는 하드웨어 크기를 줄이기 위해 데이터 패스와 확산 함수가 수정되었다. 저전력 암호회로의 예로서 ARIA 알고리즘을 고쳐서 4개의 S-box가 사용되었다. 제안된 32-bit ARIA는 13,893 게이트로 구성되어있으며 기존 128-bit 구조보다 68.25% 더 작다. 설계된 회로는 매그너칩스의 0.35um CMOS 공정을 기반으로 표준 셀 라이브러리를 이용하여 합성되었다. 트랜지스터 레벨에서 전력 시뮬레이션 결과 이 회로의 전력 소모는71MHz에서 기존의 128-bit ARIA구조의 9.7%인 61.46mW으로 나타났다. 이 저전력 블록 암호 회로는 전원이 없는 무선 센서 네트워크 또는 RFID 정보보호에 핵심요소가 될 것이다.

• 대한전자공학회논문지SD
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• 제45권6호
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• pp.96-103
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• 2008

본 논문에서는 새로운 저전력 및 저면적 리드-솔로몬 (Reed-Solomon) 복호기를 제안한다. 제안하는 리드-솔로몬 복호기는 새로운 단순화된 수정 유클리드 알고리즘을 사용하여 낮은 하드웨어 복잡도 및 저전력 리드-솔로몬 복호가 가능하다. 새로운 단순화된 수정 유클리드 알고리즘은 하드웨어 복잡도를 줄이기 위해서 새로운 초기 조건 및 다항식 연산 방식을 사용한다. 따라서 3t개의 기본 셀로 구성된 새로운 단순화된 수정 유클리드 구조는 기존 수정 유클리드 구조는 물론 베르캠프-메세이 구조들에 비해 가장 낮은 하드웨어 복잡도를 갖는다. $0.18{\mu}m$ 삼성 라이브러리를 사용하여 논리합성을 수행한 리드-솔로몬 복호기는 370MHz의 동작 주파수 및 2.9Gbps의 데이터 처리 속도를 갖는다. (255, 239, 8) 리드-솔로몬 코드 복호를 수행하는 단순화된 수정 유클리드 구조와 전체 리드-솔로몬 복호기의 게이트 수는 각각 20,166개와 40,136개이다. 따라서 구현한 리드-솔로몬 복호기는 기존 DCME 복호기에 비해 5%의 게이트 수 절감 효과를 갖는다.