• 방송공학회논문지
• /
• 제27권3호
• /
• pp.378-390
• /
• 2022

최근 심층 합성 곱 신경망 학습의 발전에 따라 단일 영상 초해상도에 적용되는 심층 학습 기법들을 좋은 성과를 보여주고 있으며 깊은 네트워크의 강한 표현 능력으로 저해상도 영상과 고해상도 영상 사이의 복잡한 비선형 매핑이 가능해졌다. 하지만 과도한 합성곱 신경망의 사용으로 인해 증가하는 파라미터와 연산량으로 실시간 또는 저전력 장치에 적용하는데 제한이 있다. 본 논문은 정보 증류 방식을 이용하여 계층적인 특징을 조금씩 추출해내는 블록을 재귀적인 방식으로 사용하며 고주파수 잔여 정제 블록을 통해 더 정확한 고주파수 성분을 만들어 성능을 향상시키는 경량화된 네트워크인 Recursive Distillation Super Resolution Network (RDSRN) 를 제안한다. 제안하는 네트워크는 RDN과 비교했을 때 비슷한 화질의 영상을 복원하며 약 32배 적은 파라미터와 약 10배 적은 연산량을 가지고 약 3.5배 더 빠르게 영상을 복원하며 기존 경량화 네트워크 CARN과 비교했을 때 약 2.2배 적은 파라미터와 약 1.8배 빠른 처리시간으로 평균 0.16dB 더 좋은 성능을 만들어 냄을 확인 하였다.

• 대한전자공학회논문지SD
• /
• 제47권1호
• /
• pp.60-68
• /
• 2010

청신경의 이상으로 발생하는 감각신경성 난청의 경우, 달팽이관이나 청각신경에 전극을 이식하여 전기자극을 가함으로써 청지각을 살릴 수 있다. 이를 위해 우선적으로, 각 청각신경들이 담당하여 인지할 수 있는 소리의 주파수 분포를 표시한 음계소지도를 파악해야 한다. 본 논문에서는 청각신경신호 검출 장치용 다중채널 아나로그 프론트엔드 회로를 제안한다. 제안된 아나로그 프론트엔드의 각 채널은 AC 커플링 회로, 저 전력 4차 Gm-C LPF와 단일 기울기 ADC로 이루어진다. AC 커플링 회로는 청각신호의 불확실한 DC 전압 레벨을 제거하고 AC 신호만 전달한다. Gm-C LPF는 청각신호의 대역폭을 고려하여 설계 되었으며, 플로팅-게이트 기법이 적용된 OTA를 사용하였다. 채널별 ADC를 구현하기 위해서, 최소의 면적으로 구현할 수 있는 단일 기울기 ADC 구조를 사용하였다. 측정 결과, AC 커플링 회로와 4차 Gm-C LPF는 100 Hz - 6.95 kHz의 대역폭을 가지며, 단일 기울기 ADC는 7.7 비트의 유효 해상도를 가진다. 그리고, 채널 당 $12\;{\mu}W$의 전력이 소모 되었다. 전원 전압은 3.0 V가 공급되었고, 코어는 $2.6\;mm\;{\times}\;3.7\;mm$의 실리콘 면적을 차지한다. 제안된 아나로그 프론트엔드는 1-poly 4-metal $0.35-{\mu}m$ CMOS 공정에서 제작 되었다.

• 융합신호처리학회논문지
• /
• 제12권4호
• /
• pp.274-280
• /
• 2011

최근 연구가 활발히 전행되고 있는 IP기반 무선 센서네트워크 기술은 현대인들 삶의 질적 향상이나 요구사항을 만족시키기 위해 반드시 필요한 기술 중의 하나이다. IP기반 무선 센서네트워크의 대표 기술로는 6LoWPAN 프로토콜이 있다. 기존 6LoWPAN 프로토콜 상에서 제공되는 기능 중 단편화 기법은 여러 개의 IEEE 802.15.4 프레임이 나뉘어져 도착하는 것을 말하는데, 센서네트워크의 프로토콜 데이터 단위가 102바이트인데 반해 IPv6의 최대 전송 단위가 1280바이트로 큰 차이를 보이기 때문에 이를 극복하기 위한 기술로 단편 패킷 전송의 특성상 많은 에너지 소모가 일어난다. 본 논문에서 제안한 ID 기반 단편 패킷 전송 기법을 적용한 결과 주소 방식(16, 64bit)에 따라 약 7-22% 정도 전송횟수가 감소되었다. 뿐만 아니라, 기존 LOAD 라우팅 프로토콜을 사용하여 경로 설정을 할 경우 센서노드가 통신을 할 수 없는 경우가 아니면 한번 설정된 경로는 변하지 않는다. 이는 특정 노드의 에너지 고갈을 야기 시키고 네트워크 전체에 영향을 주기 때문에 적절한 에너지 분배가 이루어져야 한다. 에너지 분배를 고려할 수 있도록 제안한 LOAD 라우팅 프로토콜은 통신이 이루어질수록 전체 네트워크 내에 모든 노드들의 에너지는 균등하게 유지됨을 보였다. 또한 한 번의 라우팅 수행 시 이웃 노드들의 정보를 획득할 수 있어 원 홉 데어터 전송에 소모되는 에너지를 절약할 수 있다. 따라서 본 논문에서 제안된 6LoWPAN 프로토콜은 에너지 제약 조건이 심한 무선 센서네트워크 환경에 매우 적합하다 할 수 있다.

• 한국정보통신학회논문지
• /
• 제16권9호
• /
• pp.1847-1855
• /
• 2012

클록 보정회로를 가진 1V 1.6-GS/s 6-비트 flash 아날로그-디지털 변환기 (ADC: analog-to-digital converter)가 제안된다. 1V의 저전압에서 고속 동작의 입력단을 위해 bootstrapped 아날로그 스위치를 사용하는 단일 track/hold 회로가 사용되며, 아날로그 노이즈의 감소와 고속의 동작을 위해 평균화 기법이 적용된 두 단의 프리앰프와 두 단의 비교기가 이용된다. 제안하는 flash ADC는 클록 보정회로에 의해 클록 duty cycle과 phase를 최적화함으로 flash ADC의 동적특성을 개선한다. 클록 보정 회로는 비교기를 위한 클록의 duty cycle을 제어하여 evaluation과 reset 시간을 최적화한다. 제안된 1.6-GS/s 6-비트 flash ADC는 1V 90nm의 1-poly 9-metal CMOS 공정에서 제작되었다. Nyquist sampling rate인 800 MHz의 아날로그 입력신호에 대해 측정된 SNDR은 32.8 dB이며, DNL과 INL은 각각 +0.38/-0.37 LSB, +0.64/-0.64 LSB이다. 구현된 flash ADC의 면적과 전력소모는 각각 $800{\times}500{\mu}m2$와 193.02 mW 이다.

• 한국정보전자통신기술학회논문지
• /
• 제11권6호
• /
• pp.638-644
• /
• 2018

최근 5G에 기술에서는 신호 감쇄와 신호 도달 거리 확장을 위해 사용될 수 있는 릴레이(Relay)를 통한 통신 기술이 주목 받고 있다. 릴레이는 소형 기지국으로 사용이 가능하며, 셀룰러 망으로 지원하기 어려운 환경하에서 통신 기기들이 협력하여 통신하는 자율 네트워크 기법에 사용이 가능하기 때문에, 저전력화와 무선 용량 증대에 활용이 가능할 것으로 기대되고 있다. 한정된 릴레이 자원을 활용하여 최적의 성능을 달성하기 위해서는 효과적인 릴레이 선택 기법이 필요하다. 특히, 두 개의 노드가 릴레이를 통해 메시지를 교환하는 경우, 릴레이 선택 방법에 따라서, 릴레이의 공간적 위치를 활용하여 간섭을 줄이고, 시스템 전송률을 최대화 할 수 있다. 이를 위해서는 릴레이 선택에 따른 평균 데이터 전송률에 대한 분석이 선행되어야 한다. 본 논문은 두 노드가 릴레이를 이용하여 동시 전송을 통해 메시지를 교환할 경우, 평균 데이터 전송률을 분석한다. 이를 위해 Nakagami-m 페이딩 채널 환경하에서 복호 후 전송(Decode and Forward) 방식으로 동작하는 이중홉(dual-hop) 릴레이의 동시 전송으로 인한 간섭을 고려하여 전체 데이터 전송률을 유도한다. 분석식은 m=1인 Rayleigh 페이딩 채널을 포함하여 다양한 Nakagami-m 페이딩 채널에 대한 전체 데이터 전송률을 보여준다. 유도된 분석은 몬테카를로 모의실험을 통해 정확성을 입증하였으며, 요구되는 데이터 전송률이 높을수록, 자원 효율적인 동시 전송 방식이 전체 시스템의 성능을 향상시킬 수 있음을 확인하였다.

• 대한전자공학회논문지SD
• /
• 제47권2호
• /
• pp.106-114
• /
• 2010

본 논문은 기가 스케일 System on Chip(SoC)를 위한 통합 설계 및 검증 플랫폼을 제안한다. VLSI 집적도의 발달로 그 복잡도가 증가하여 기존의 RTL 설계 방식으로는 그 생산성 차이(Production Gap)를 극복할 수 없게 되었다. 또한, 검증 차이(Verification Gap)의 증가로 검증 방법론에도 커다란 변혁이 필요하게 되었다. 본 플랫폼은 기존의 상위 수준 합성을 포함하며, 그 결과물을 이용하여 저 전력 설계의 전원 인식 검증 플랫폼과 검증 자동화를 개발하였다. 상위 수준 합성 시 사용되는 Control and Data Row Graph (CDFG)와 고 입력인 상위 수준 언어와 RTL를 기반으로 한 검증 플랫폼 자동화와 전원 인식 검증 방법론을 개발하였다. 검증 플랫폼에는 자동 검사 기능을 포함하고 있으며 Coverage Driven Verification을 채택하고 있다. 특히 전원 인식 검증을 위하여 개발된 조건 랜덤 벡터 생성 알고리듬을 사용하여 랜덤 벡터의 개수를 최소 5.75배 감소시키는 효과를 가져왔고, 전원과 전원 셀에 대한 모델링 기법을 이용하여 일반적인 로직 시뮬레이터 툴을 통해서도 전원 인식 검증을 가능하게 하였다. 이러한 통합된 설계 및 검증 플랫폼은 시스템 수준의 설계에서 검증, 합성에 이르는 전 설계 흐름을 완전 자동화 하여 상위 수준의 설계와 검증을 가능하게 하고 있다.