센서네트워크를 위한 여러 가지 저전력 MAC들이 제안되어 있다. 그 중 IEEE802.15.4은 동기화로 인한 전력소모가 많은 단점을 가지며 전력소모를 줄이기 위한 수면(sleep)과 각성(awake)을 반복하는 슈퍼프레임(superframe) 동작으로 지연시간이 길어지는 단점이 있다. 대표적 비동기 B-MAC은 체크인터벌에 따라 지연시간을 짧게 할 수는 있지만 송신단에서는 과도한 프리엠블로 전력소모가 발생하며 수신단에서는 오버히어링으로 전력 손실이 발생하는 단점을 가진다. 기존 MAC들의 지연시간과 전력소모 불균형으로 인한 단점을 보완하기 위해 비동기식 B-MAC 기법에 체크인터벌을 적응형으로 운용하는 방법[1]이 제안된 바 있다. 제안 방식에 따른 스루풋과 지연시간 측면의 성능을 분석한다.
최근 디지털 시스템 응용의 복잡성이 증가하면서, 고성능화와 전력 소모 절감은 중요한 문제로 대두되고 있다. 전력 소모를 줄이기 위한 방법으로, 프로세서의 저 전력화 또한 미세 공정의 개발과 함께 다양하게 접근되고 있으며, 이러한 결과 모바일 시스템의 시장 확대가 이루어지고 있다. 본 논문은 이러한 프로세서에서 소모되는 전력 중 데이터 캐시의 전력 손실을 줄이기 위하여 데이터 캐시의 웨이 중 필요로 하는 부분을 예측하여 선택적으로 프리자치 하도록 하는 전력 소모 개선 방법을 제안하였으며, 접근하는 웨이에 대한 예측이 성공했을 경우에는 에너지를 절감하면서 지연이 발생하지 않는 빠른 접근이 이루어지게 하고, 실패하였을 경우에도 최소한의 시간 지연으로 해당되는 웨이의 접근이 이루어지게 하였다. 시뮬레이션을 통한 검증 결과 웨이 예측 기법만을 사용한 경우에 대비하여 평균 10.2% 의 전력을 절감할 수 있었으며, 일반적 캐시에 비하여는 평균 56.4%의 전력을 절감할 수 있었다.
본 논문에서는 HDTV 응용을 위한 10b 저전력 CMOS A/D 변환기 (analog-to-digital converter : ADC) 회로를 제안한다. 제안된 ADC의 전체 구조는 응용되는 시스템의 속도와 해상도 등의 사양을 고려하여 다단 파이프라인 구조가 적용되었다. 본 시스템이 갖는 회로적 특성은 다음과 같이 요약할 수 있다. 첫째, 전원전압의 변화에도 일정한 시스템 성능을 얻을 수 있는 바이어스 회로의 선택적 채널길이 조정기법을 제안한다. 둘째, 고속 2단 증폭기의 전력소모를 줄이기 위하여 증폭기가 사용되지 않는 동안 동작 전류 공급을 줄이는 전력소모 최적화 기법을 사용한다. 넷째, 다단 파이프라인 구조에서 최종단으로 갈수록 정확도 및 잡음 특성 등에서 여유를 얻을 수 있는 점을 고려한 캐패시터 스케일링 기법의 적용으로 면적 및 전력소모를 감소시킨다. 제안된 ADC는 0.8 um double-poly double-metal n-well CMOS 공정 변수를 사용하여 설계 및 제작되었고, 시제품 ADC의 성능 측정 결과는 Differential Nonlinearity (DNL) ${\pm}0.6LSB$, Integral Nonlinearity (INL) ${\pm}2.0LSB$ 수준이며, 전력소모는 3 V 및 40 MHz 동작시에는 119 mW, 5 V 및 50 MHz 동작시에는 320 mW로 측정되었다.
고속 저전력 모바일 응용분야를 위한 1.8V 2-Gb/s scalable low voltage signaling (SLVS) 송신단을 제안한다. 제안하는 송신단은 데이터 전송을 위한 4-lane 송신단, 소스 동기 클록 방식을 위한 1-lane 송신단, 그리고 8-phase 클록 발생기로 구성된다. 제안하는 SLVS 송신단은 50 mV에서 650 mV의 출력 전압 범위를 가지며 고속 동작 모드와 저전력 모드를 제공한다. 또한, signal integrity를 개선하기 위한 출력 드라이버의 임피던스 교정 기법이 제안된다. 제안하는 SLVS 송신단은 1.8 V의 공급 전압을 가지는 0.18-${\mu}m$ 1-poly 6-metal CMOS 공정을 이용하여 구현된다. 구현된 SLVS 송신단의 데이터 jitter의 시뮬레이션 결과는 2-Gb/s의 데이터 전송속도에서 8.04 ps이다. 1-lane을 위한 SLVS 송신단의 면적과 전력소모는 각각 $422{\times}474{\mu}m^2$와 5.35 mW/Gb/s이다.
본 논문에서는 저전력 8-비트 RISC 마이크로콘트롤러 구조를 제안하였다. 설계된 마이크로콘트롤러는 4단계 파이프라인 구조를 가지며 기존의 여러 가지 저전력 설계 기법들을 이용하여 구현되었다. 전력 소모는 0.6㎛ 공정을 사용했을 때 MIPS당 600㎼를 소모했으며 0.25㎛ 공정을 사용했을 때 MIPS당 70㎼를 소모했다. RTL 레벨의 설계는 VHDL을 이용해서 수행되었고, 0.6㎛/0.2㎛ CMOS IDEC(Integrated Circuit Design Education Center) standard cell library를 이용해서 게이트 레벨에서 기능 검증을 하였다. 합성된 코어는 0.25㎛ 공정을 용했을 때 약 7000개의 NAND 게이트를 0.36㎟의 작은 면적에 집적화 시킬 수 있었다. 마지막으로 기존의 상용 마이크로콘트롤러와의 성능 비교를 수행하였다.
배터리로 동작하는 휴대용 임베디드 시스템에서 에너지 소모는 중요한 설계 파라미터이며, 동적 전력 관리는 잘 알려진 저전력 설계 기법중의 하나이다. 본 논문에서는 실시간 시스템에서 에너지를 고려한 태스크 스케줄링 알고리듬을 제안한다. 제안한 스케줄링 알고리듬은 시스템에 여유 시간이 존재할 경우 장치 중첩도가 높은 태스크가 우선적으로 수행되도록 스케줄링 하여 장치의 전력 상태 전환 횟수를 줄여준다. 전력 상태 전환 횟수가 줄어들 경우 상태 전환에 따른 전력 소모가 감소하고, 동적 전력 관리의 기회를 더욱 얻을 수 있다. 실험 결과 EDF 알고리듬으로 동작 하는 시스템에서 동적 전력 관리를 한 경우와 비교하였을 때 에너지 소모가 약 23% 감소하였다.
센서네트워크를 위한 여러 가지 저전력 MAC들이 제안되어 있다. 그 중 IEEE802.15.4은 동기화로 인한 전력소모가 많은 단점을 가지며 전력소모를 줄이기 위한 수면(sleep)과 각성(awake)을 반복하는 슈퍼프레임(superframe) 동작으로 지연시간이 길어지는 단점이 있다. 대표적 비동기 B-MAC은 체크인터벌에 따라 지연시간을 짧게 할 수는 있지만 송신단에서는 과도한 프리엠블로 전력소모가 발생하며 수신단에서는 오버히어링으로 전력 손실이 발생하는 단점을 가진다. 기존 MAC들의 지연시간과 전력소모 불균형으로 인한 단점을 보완하기 위해 비동기식 B-MAC 기법에 체크인터벌을 적응형으로 운용하는 방법을 제안하고 전력소모 성능을 분석한다.
저 전력 소모는 의료용 이식 장치에서 매우 중요한 요소가 된다. 본 논문에 제안된 이식형 심장 박동 조절기의 감지 단에 필요한 저 전력 4차 Gm-C 필터는 다단 증폭 단으로 구현 되었다. 매우 큰 시상수를 구현하기 위해서 전류 분할 및 플로팅-게이트 기법이 적용된 OTA가 사용되었다. 측정 결과, 필터는 50 dB의 SFDR을 가지며, $1.8{\mu}$, W의 전력이 소모되었다. 전원 전압은 1.5 V가 공급되었고, 코어는 $2.4\;mm{\times}1.3\;mm$의 실리콘 면적을 차지한다. 제안된 필터는 1-poly 4-metal $0.35-{\mu}m$ CMOS 공정에서 제작되었다.
바인딩 갱신 프로토콜은 이동노드가 흠 링크가 아닌 외부 링크로 이동했을 경우 기존 통신노드와 지속적인 연결을 유지하고 경로를 최적화하기 위한 목적으로 설계된 프로토콜이다. IETF의 모바일 IPv6 표준문서에는 RR(Return Routability) 기법을 이용해서 바인딩 갱신을 수행하도록 권장하고 있다 하지만 RR 기법이 모바일 IPv6 보안 요구사항들을 전적으로 보장하지 않는다. 이 문제점을 해결하기 위해 IETF에서는 RR 기법에 IPsec을 이용하여 바인딩 갱신을 수행할 것을 권장하고 있다. 그러나 단기간의 연결 세션을 갖거나 저전력의 모바일 장치에 IPsec을 사용하는 것은 효율성이 떨어질 수 있다. 이 논문에서는 표준으로 제안된 RR 기법을 비롯하여. RR의 문제점을 해결하고자 제안된 여러 프로토콜을 살펴보고. 각 프로토콜의 안전성과 효율성을 분석한다.
전력선통신은 스마트그리드 기반의 서비스가 제공될 수 있는 네트워크를 위한 미래지향적 기술이다. 전력선통신 채널의 주파수 선택적 페이딩이 있는 환경에서, 직교주파수분할다중화 기술은 신뢰성 있는 통신을 제공한다. 본 논문에서는 직교주파수분할다중화 기반의 전력선통신 시스템에서 은닉학습신호를 이용한 주파수사용효율이 높은 기법을 제안한다. 은닉학습신호를 사용하면 채널 추정용 주파수를 따로 소모하지 않고도 채널 추정이 가능하고, 이는 데이터와의 간섭을 줄일 수 있는 학습신호에 할당된 파워를 이용해서 해결할 수 있다. 컴퓨터 시뮬레이션을 통해 제안한 기법이 기존의 기법들에 비해 저전압 및 중전압 송전 라인에서 높은 성취 가능한 데이터 율을 보여준다.
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[게시일 2004년 10월 1일]
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