• 대한전자공학회논문지SD
• /
• 제46권8호
• /
• pp.71-78
• /
• 2009

고속 메모리의 인터페이스를 위한 8 ${\times}$ 8-Gb/s/채널 4-레벨 펄스진폭변조 입출력회로를 1.35V의 공급전압을 가지는 70nm DRAM 공정을 이용하여 설계하였다. 4-레벨 펄스진폭변조를 위한 3 가지의 eye opening에서 상위와 하위 eye의 전압과 시간의 마진을 증가시키기 위해 비균형 4-레벨 펄스진폭변조의 신호전송 기법을 제안한다. 제안한 기법은 수신 단에서의 기준 전압 노이즈 영향을 33% 감소시키며, 이를 통계적인 수식을 통해 분석한다 일반적인 직렬 인터페이스 대비 신호 손실이 적은 DRAM 채널의 ISI(신호간의 간섭)를 줄이기 위해 수신 단에서 단일 비트 펄스의 테스트 신호를 적분함으로 ISI를 측정하는 적응형 프리앰퍼시스 기법을 구현한다. 또한, 이를 위해 정해진 테스트 패턴에 의해 최적의 ISI를 측정하기 위한 적분 클럭의 시간 보정기법을 제안한다.

• 대한전자공학회논문지SD
• /
• 제42권8호
• /
• pp.1-6
• /
• 2005

본 논문은 LCD driver IC의 전송선 수를 줄이기 위한 이중 저전압 차동신호 전송(DLVDS) 회로를 제안한다. 제안된 회로에서는 2-비트 원시 데이터를 하나의 송신기에서 입력 받고, 2-비트 데이터를 듀얼레벨을 갖는 차동신호로 전송한다. 따라서 기존의 저전압 차동신호 전송기법(LVDS)의 특징을 유지하면서 2-비트 원시 데이터를 2개의 전송선을 통하여 전송할 수 있다. 수신기에서는 디코드 회로를 통해 원래의 2-비트 원시 입력 데이터를 복원할 수 있다. 제안된 회로는 $0.25\mu m$ CMOS 공정으로 설계하여, 1-Gbps/2-line의 전송률을 갖고, 2.5V의 전원에서 35-mW의 전력소모를 나타냈다.

• 한국콘텐츠학회논문지
• /
• 제6권3호
• /
• pp.38-45
• /
• 2006

본 논문은 LCD driver IC의 전송선 당 데이터 전송률을 2배로 하기 위한 이중 저전압 차동신호 전송 (DLVDS) 회로를 제안한다. 제안된 회로에서는 2-비트 데이터를 하나의 송신기에서 입력 받고, 2-비트 데이터를 듀얼레벨을 갖는 차동신호로 전송한다. 따라서 기존의 저전압 차동신호 전송기법(LVDS)의 특징을 유지하면서 2-비트 데이터를 2개의 전송선을 통하여 전송할 수 있다. 제안된 송신기는 전류원 피드백 회로를 이용하여 출력의 공통모드 바이어스 흔들림을 보상했다. 그리하여 기존의 회로의 입력 바이어스와 기준 바이어스 전압 차이로 출력의 공통모드 바이어스 흔들림이 발생하는 문제가 해결되었다. 수신기에서는 디코드 회로를 통해 원래의 2-비트 입력 데이터를 복원할 수 있다. 제안된 회로는 $0.25{\mu}m$ CMOS 공정으로 설계하였고, 시뮬레이션 결과 1-Gbps/2-line의 전송률을 갖고, 2.5V의 전원에서 35-mW의 전력소모를 나타냈다.