• The Journal of Korean Institute of Communications and Information Sciences
• /
• v.30 no.3C
• /
• pp.102-111
• /
• 2005

In this paper, we propose an advanced hardware architecture for the fast inter prediction engine of the video coding standard MPEG-4 AVC. We describe the algorithm and derive the hardware architecture emphasizing and real time operation of the quarter_pel based motion estimation. The fast inter prediction engine is composed of block segmentation, motion estimation, motion compensation, and the fast quarter_pel calculator. The proposed architecture has been verified by ARM-interfaced emulation board using Excalibur & Virtex2 FPGA, and also by synthesis on Samsung 0.18 um CMOS technology. The synthesis result shows that the proposed hardware can operate at 62.5MHz. In this case, it can process about 88 QCIF video frames per second. The hardware is being used as a core module when implementing a complete MPEG-4 AVC video encoder chip for real-time multimedia application.

• Journal of the Korea Institute of Information and Communication Engineering
• /
• v.16 no.12
• /
• pp.2725-2730
• /
• 2012

In this paper, for improving the H.264/AVC hardware performance, we propose an inter predictor hardware design using a multi reference frame selector and an implicit weighted predictor. previous reference frame are reused for Low Memory Bandwidth. The size of the reference memory in the predictor was reduced by about 46% and the external memory access rate was reduced by about 24% compared with the one in the reference software JM16.0. We designed the proposed system with Verilog-HDL and synthesized inter predictor circuit using the Magnachip 0.18um CMOS standard cell library. The synthesis result shows that the gate count is about 2,061k and the design can run at 91MHz.

• Annual Conference on Human and Language Technology
• /
• 2010.10a
• /
• pp.143-146
• /
• 2010

뇌-컴퓨터 인터페이스는 뇌에서 발생하는 생체신호를 통하여 컴퓨터나 외부기기를 직접 제어할 수 있는 기술이다. 자발적으로 언어를 생성하지 못하는 환자들을 위하여 뇌-컴퓨터 인터페이스를 이용하여 한국어를 자유롭게 입력할 수 있는 인터페이스에 대한 연구가 필요하다. 본 연구는 의사소통을 위한 뇌-컴퓨터 인터페이스에서 낮은 정보전달률을 개선하기 위해서 음절 n-gram과 어절 n-gram 모델을 이용하여 언어 예측 모델을 구현하였다. 또한 실제 이를 이용한 뇌 컴퓨터 한국어 입력기를 설계하였다, 이는 기존의 뇌-컴퓨터 인터페이스 연구에서 특징 추출이나 기계학습 방법의 성능향상을 위한 연구와는 차별적인 방법이다.

• Proceedings of the Korean Society of Computer Information Conference
• /
• 2019.01a
• /
• pp.11-12
• /
• 2019

본 논문은 멀티스레드를 지원하는 항공기 소프트웨어에 적용될 수 있는 자율수리 도구의 문제의 해결방법을 제안하는 논문이다. 기존의 연구는 프로그램의 반복수행을 통해 안전한 인터리빙을 수집하여 프로그램의 동작을 제한한다. 하지만 테스트 단계에서 수집되지 않은 안전한 인터리빙을 잘못된 인터리빙으로 처리하여 수리를 수행함으로써 불필요한 오버헤드가 발생한다. 본 논문은 원자성위배 패턴을 사용하여 안전한 인터리빙을 예측하여 생성시키는 기법을 사용하여 수리기법에서 불필요한 수리로 인한 오버헤드를 감소하기 위한 안전한 인터리빙 정보를 생성하는 기법을 제안한다.

• The Journal of the Acoustical Society of Korea
• /
• v.12 no.5
• /
• pp.21-31
• /
• 1993

본 논문에서는 CAT를 적용하여 다중 처리를 지원하는 계측 시스템의 인터페이스를 설계하고 구현하였다. 다중 처리는 프로세스 기법으로 트레드 방식을 사용하였고, 스케쥴링으로는 라운드 로빈 방식을 사영하엿다. 구현된 다중처리 시스템은 HP8590A 스펙트럼 분석기와 HP473B 전력계를 시스템 운영 계측기로 이용하였다. 이밖에도 15대까지의 계측기를 첨가하여 시스템을 운용할 수있도록 하였다. 개발된 소프트웨어는 총 9개 모듈로 구성되어 있고 각 모듈들은 상호 공유되도록 구현하였다. 더 많은 예측기를 부가할 경우에는 목적 계측기에 알맞는 소프트웨어 모듈을 합하여 구성할 수 있도록 하였다. 또한 계측기를 여러대 접속할 때 발생할 수 있는 문제점에 대한 해결책을 제시하였다.문제점은 정보의 전송도중 버스가 데드록이 되거나 데이터를 손실하는 경우이다. 문제 발생의 원인은 각 계측기가 갖고 있는 정보 전송 프로토콜의 차이점이 있기 대문인데, 이를 알아내고자 프로토콜 분석기를 설계하여 컴퓨터에 접속할 수 잇도록 구현하였다. 실험한 결과 두 대의 서로 다른 계측기가 갖고 있는 공통적인 프로토콜 패턴을 찾을 수 있었다. 이 시스템을 이용할 경우 사용자는 전문지식 없이도 측정 시간과 오차를 줄일 수가 있다.

• Journal of the Institute of Electronics Engineers of Korea SD
• /
• v.39 no.8
• /
• pp.34-41
• /
• 2002

This paper describes a scalable implementation method of a word-based RSA cryptoprocessor using pseudo carry look-ahead adder The basic organization of the modular multiplier consists of two layers of carry-save adders (CSA) and a reduced carry generation and Propagation scheme called the pseudo carry look-ahead adder for the high-speed final addition. The proposed modular multiplier does not need complicated shift and alignment blocks to generate the next word at each clock cycle. Therefore, the proposed architecture reduces the hardware resources and speeds up the modular computation. We implemented a single-chip 1024-bit RSA cryptoprocessor based on the word-based modular multiplier with 256 datapaths in 0.5${\mu}{\textrm}{m}$ SOG technology after verifying the proposed architectures using FPGA with PCI bus.

• The Journal of Korean Institute of Communications and Information Sciences
• /
• v.27 no.3A
• /
• pp.173-179
• /
• 2002

In this paper, we suggest more precise performance analysis method of turbo interleavers based on two criteria; performance bounds like Union Bound and weight frequency of codewords. In order to present our new method, we employ block pseudo random, and so-called prime interleavers in compliance of 3GPP standard, respectively, We also applied this method to S-random interleavers that have different window size, S. 3GPP complied turbo encoder, decoder, and AWGN channel are implemented by using MATLAB for our performance analysis. According to our analysis, both criteria should be taken into account coincidently to predict the performance of newly designed interleavers.

• The Journal of Korean Institute of Communications and Information Sciences
• /
• v.30 no.12C
• /
• pp.1153-1161
• /
• 2005

The latest standard H.264 coding methods show better efficiency compared to the former coding standards from the rate distortion point of view, but also lead to high complexity. In this paper, we propose an adaptive and fast inter/intra prediction algorithm for H.264 video coding. In the inter prediction algorithm, an effective and simple mode selection method is proposed, which can adaptively adjust to motion estimation to reduce complexity. And proposed intra prediction algorithm reduces its complexity by using calculated Minimum Rate-Distortion costs in the prediction of Intra $16{\times}16$ and $4{\times}4$ modes. From experiment using JM8.4, our algorithm can reduce about $60.9\%$ of computation time as compared to JM, with only negligible PSNR and bitrate degradation.

• Journal of the Korea Institute of Information and Communication Engineering
• /
• v.12 no.10
• /
• pp.1845-1852
• /
• 2008

The key elements of inter prediction are motion estimation(ME) and motion compensation(MC). Motion estimation is to find the optimum motion vectors, not only by using a distance criteria like the SAD, but also by taking into account the resulting number of 비트s in the 비트 stream. Motion compensation is compensate for movement of blocks of current frame. Inter-prediction Encoding is always the main bottleneck in high-quality streaming applications. Therefore, in real-time streaming applications, dedicated hardware for executing Inter-prediction is required. In this paper, we studied a motion estimator(ME) for H.264/AVC. The designed motion estimator is based on 2-D systolic array and it connects processing elements for fast SAD(Sum of Absolute Difference) calculation in parallel. By providing different path for the upper and lower lesion of each reference data and adjusting the input sequence, consecutive calculation for motion estimation is executed without pipeline stall. With data reuse technique, it reduces memory access, and there is no extra delay for finding optimal partitions and motion vectors. The motion estimator supports variable-block size and takes 328 cycles for macro-block calculation. The proposed architecture is local memory-free different from paper [6] using local memory. This motion estimation encoder can be applicable to real-time video processing.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
• /
• 2007.10a
• /
• pp.215-218
• /
• 2007

여러 동영상 부호화 방식에서 영상프레임을 분할해서 이전에 부호화된 프레임으로부터 움직임을 추정하여 현재의 블록을 예측하는 움직임 보상을 사용하고 있다. 움직임 보상에 사용되는 화소정밀도가 높을수록 보다 좋은 성능을 갖지만 연산량은 증가하게 된다. 본 논문에서는 1/4 화소 정밀도를 지원하는 H.264/AVC 부호화기에 적합한 움직임 보상기를 연구하였다. 전치 배열과 휘도 6-tap 필터 3개를 사용하여 높은 하드웨어 이용률을 갖게하였다. VHDL을 사용하여 Xilinx ISE툴을 사용하여 합성하고, 보드 수준에서 PCI인터페이스를 사용하여 검증하였다. 본 논문에서 제안하는 움직임 보상기는 실시간 처리를 요구하는 분야에 응용 가능할 것으로 예견된다.