H.264의 인트라 프레임 에러복원기법은 상하좌우 인접한 블록의 픽셀을 사용하여 거리의 가중치 평균값으로 손실된 블록을 복원한다. H.264의 인트라 프레임 에러복원기법으로 복원된 블록은 주변블록 픽셀들의 평균을 취하기 때문에 그로 인해 생기는 블러링 현상을 피할 수 없다. 이를 개선하기 위하여 주변블록의 에지정보를 이용하여 인터폴레이션하는 방법이 제안되었으나 에지성분이 다양하거나 에지성분이 없는 경우, 블록을 복원하는 데 있어서 기존 H.264의 복원기법보다 성능이 저하되는 문제점이 있다. 본 논문에서는 주변블록의 정보를 이용하여 손실된 블록의 인터폴레이션의 에지방향을 추정하고 방해함수를 통해서 임계치를 결정하여 적응적으로 에지방향의 인터폴레이션과 가중치평균 인터폴레이션을 선택하여 복원하는 방법을 제안한다. 에지방향의 인터폴레이션에서는 선택된 전체에지방향과 상하좌우 각각의 주변블록의 에지방향들간의 상호 관계를 고려함으로써 최종적으로 최적에지 방향을 선택하여 성능을 향상시킨다. 제안된 방법은 영상에 따라 H.264 에러복원기법보다 객관적인 화질이 $0.5dB\;{\sim}\;2dB$ PSNR 향상을 보였고 주관적인 화질개선의 결과를 보였다.
본 논문에서는 PMSM 제어를 위한 Look-up Table 사용시 적용되는 인터폴레이션 개선기법에 대하여 설명한다. PMSM은 약계자 영역에서 속도 증가에 따라 전류제한원의 영향에 의해 q축 전류가 감소하는 운전을 하게 된다. 기존의 PMSM 약계자 영역에서는 Look-up Table을 이용한 제어시 d,q축 전류 데이터 부족에 의해 선형 인터폴레이션 구간이 늘어나기 때문에 지령과 실제 전류에 오차가 발생하게 된다. 본 논문에서는 약계자 영역에서 q축 전류 보상기를 통해 선형 인터폴레이션에 의해 발생하는 오차를 보상하는 전류제어 방법에 대하여 제안한다.
본 논문에서는 영상 입력 장치 또는 카메라 이미지 센서로부터 얻은 Bayer Data입력 포맷을 우리가 디스플레이 장치로 보는 영상으로 출력하기 위해 전처리 작업을 수행한다. 먼저 들어오는 Bayer Data Format은 인터폴레이션을 수행하여 컬러영상을 표현하기위한 한 픽셀 표현 R, G, B값을 구한다. 본 논문에서는 연산량과 필요한 레지스터의 수를 줄이고 칩의 성능을 향상시키기 위해 기존 3${\times}$3라인 쓰지 않고 2${\times}$2라인을 이용한 인터폴레이션을 수행한다. 또한 Bayer Data입력에 대한 이미지 스케일링 작업과 인터폴레이션 수행 작업을 동시에 수행한다. 이를 구현하기위해 원본 이미지 사이즈를 640${\times}$480으로 입력 데이터를 사용하고, 소프트웨어로 전처리하여 이미지 결과를 확인한 후, 최적화된 알고리즘를 적용하여 VHDL설계언어를 이용한 하드웨어 설계후, ModelSim 6.0a를 이용하여 데이터를 검증한다.
본 논문은 8-비트 디코더, 2-비트 시간-인터폴레이터, 그리고 출력 버퍼로 구성된 10-비트 시간-인터폴레이션 디지털-아날로그 변환기를 제안한다. 제안하는 시간-인터폴레이션 기법은 RC 로우패스 필터에 의한 시정수를 이용해서 charging time을 조절하여 아날로그 값을 결정하는 방법이다. 또한 시간-인터폴레이터를 구현하기 위해 공정 변화를 최소화하기 위해 레플리카 회로를 포함한 제어 펄스 발생기를 제안한다. 제안하는 10-비트 시간-인터폴레이션 디지털-아날로그 변환기는 3.3 V $0.35{\mu}m$ 1-poly 6-metal CMOS 공정을 이용하여 설계된다. 설계된 10-비트 시간-인터폴레이션 디지털-아날로그 변환기의 면적은 기존의 10-비트 저항열 디지털-아날로그 변환기의 61%를 차지한다. 그리고 시뮬레이션 된 DNL과 INL은 각각 +0.15/-0.21 LSB와 +0.15/-0.16 LSB이다.
본 논문에서는 1차원 CMOS 포토다이오드 픽셀 어레이를 이용한 광학 각도 센서에서, 해상도를 2배 향상시키는 인터폴레이션 방법을 제안한다. 제안된 구조는 인터폴레이션을 위하여 모든 픽셀을 짝수 픽셀 그룹과 홀수 픽셀 그룹으로 나누어, 각 그룹에서 가장 밝은 빛이 들어오는 픽셀(winner)을 winner take all 회로를 이용하여 찾아 이로부터 인터폴레이션을 수행하여 각도 센서의 해상도를 2배 향상시킨다. 제안된 인터폴레이션 방법은 픽셀이나 WTA 회로의 추가없이 간단히 하나의 XOR 게이트와 전압 비교기 회로를 이용하여 구현할 수 있다. $5.6{\mu}m$의 픽셀 피치를 가진 336개의 포토다이오드 픽셀 어레이를 $0.35{\mu}m$ CMOS 공정으로 구현한 후, 그 위에 $50{\mu}m$ 폭의 슬릿을 붙여서 광학 센서를 구성하여 실험하였다. 측정된 각도 해상도는 $0.1{\circ}$이며 35mW의 전력을 소모하고 최대 초당 8000번 각도를 측정할 수 있다.
공간 분석 연구를 위해 사용되는 대부분의 통계 자료는 행정구역 단위로 구축되어 있어 보다 세밀한 분석을 위해서는 에어리얼 인터폴레이션이 필요하다. 본 연구의 주된 목적은 전체 인구가 아니라 하위 인구집단에 초점을 두어 에어리얼 인터폴레이션을 실행하기 위한 방법들을 비교 검토하는 것이다. 서울의 2010년 센서스 데이터를 이용해 행정동 단위의 고령인구와 일인가구를 사례로 고해상도의 공간 단위로 인터폴레이션 한 후 경험 데이터와 비교함으로써 서로 다른 방법들의 적용 가능성을 평가하였다. 그 결과 전체 집단과 하위 집단 간에, 그리고 하위 집단 간에도 우수한 실행방법이 다소 간의 차이를 나타내었다. 총인구와 총가구는 건물용도 및 GWR(geographically weighted regression)을 이용한 방법이, 고령인구는 건물용도 및 OLS 회귀분석을 이용한 방법이, 일인가구는 토지용도 및 OLS를 이용한 방법이 가장 좋은 결과를 보였다. 이상의 결과를 토대로 대표적인 사회적 약자인 서울의 일인고령가구에 대한 분포를 고해상도의 공간 단위로 재현하였으며, 이러한 접근은 관련 도시 정책의 실행에 큰 기여를 할 것으로 기대된다.
이 논문에서는 IMT-2000용 인터폴레이션 필터의 저전력 설계 및 구현 방식을 제안하였다. DA(Distributed Arithmetic) 방식의 장점인 프로세서 구조와, CSD(Canonic Signed Digit) 방식의 장점인 덧셈 연산의 최소화 방법을 함께 사용하여 각 구조의 장점을 살린 인터폴레이션 필터 구조를 제안하였다. 필터계수는 CSD형으로 나타낸 후에 4비트씩 가능한 모든 계산을 미리 수행하여 저장하고, MUX와 덧셈 프로세서를 사용하여 곱셈 연산을 수행하도록 설계하였다. 이와 더불어 기존 곱셈기 구조에서 사용되는 출력용 덧셈기와 지연소자는 1개의 덧셈기와 쉬프트 레지스터를 사용하여 효율적으로 구현될 수 있음을 보였다. IMT-2000에서 사용되는 40탭 인터폴레이션 필터에 대하여, 제안된 구조와 기존의 곱셈기를 사용한 구조를 각각 Verilog-HDL 코딩을 통하여 설계하였다. 기존의 곱셈기를 사용한 구조와 게이트 수를 비교한 결과 68.43%의 감소를 달성할 수 있었다.
강우감쇠 보상용 적응형 전송 방식을 개발하기 위하여 요구되는 가장 중요한 요소 기술 중의 하나가 강우감쇠의 동적 특성에 대한 모델링 기술인데, 본 논문에서는 이러한 강우감쇠의 동적 특성을 나타내는 데이터를 임의의 시간 간격으로 샘플링하기 위하여 시용되는 인터폴레이션 기법에 대하여 기술한다. 강우감쇠가 프랙탈 (Fractal) 프로세스라는 점을 이용하여 감쇠와 신틸레이션의 관계를 분석하고 국내 강우감쇠 데이터에 가장 적절한 파라미터를 도출하여 실제 상황에 가장 근접한 동적 강우감쇠 데이터를 생성할 수 있는 모델링 기술을 제시한다. 1분 간격으 로 측정된 강우감쇠 데이터를 이용하여 이에 대한 인터폴레이션 결과를 제시히여 강우 감쇠를 보상하기 위한 적응형 강우감쇠 기법등에 대한 보다 정확한 성능 분석이 가능함을 보였다.
본 논문에서는 계층적 블록매칭 알고리즘(HBMA)을 위한 두 가지 병렬 VLSI 아키텍쳐를 제안한다. HBMA는 계층에 따른 반복수행과 공간 인터폴레이션을 기반으로 수행되며, 이러한 수행 특성은 병렬처리의 장애요소인 데이터 종속성을 내재하고 있다. 제안된 아키텍쳐는 HBMA의 계층간 데이터 종속성을 해결하기 위하여 기본적으로 파이프라인 구조를 채택하고 있으며, HBMA에서 주어진 매개변수에 따라 세 단계의 스테이지로 구성된다. 제안된 아키텍쳐는 입력 프레임 데이터의 흐름을 제어하는 방식에 따라 두 가지 종류로 구분된다. U-Architecture는 단방향 스캔 순서를 따르도록 설계되었으며, B-Architecture는 양방향 스캔 수서를 따르도록 설계되었다. 각 아키텍쳐의 내부 메모리와 인터폴레이션 모듈은 해당 스캔 순서에 따라 동기적으로 동작할 수 있는 구조를 가진다. 성능분석의 결과로서 본 논문에서 제안한 두 가지 아키텍쳐가 모두 방송용 비디오 포맷을 실시간으로 처리할 수 있음을 보이고, HDTV 포맷은 가까운 장래의 VLSI 기술로 실시간 성능을 얻을 수 있음을 보였다. 또한, B-Architecture는 공간 연결성 내부 메모리 구조를 채택함으로써 입력 데이터의 재활용도를 높이고, 이에 따라 Q-Architecture에 비해서 데이터 입출력 핀의 개수를 약 반정도 줄일 수 있는 특성을 보이고 있다.
본 논문은 승산기를 사용하지 않은 인터폴레이션 FIR 필터에 관한 것이다. 승산기를 사용하지 않기 위하여 2의 보수 형태인 멀티 비트 필터 입력을 단일 비트로 변환하는 필터 입력의 단일 비트화 기법과 필터 계수의 대칭성 및 룩업 테이블 내의 대칭성을 효과적으로 사용한 룩업 테이블 최소화 기법을 사용함으로써 승산기를 사용하지 않고 B 비트 입력의 T탭 1:N 인터폴레이션 FIR 필터 연산을 처리하는 새로운 필터의 설계 기법을 제안하였다. 본 논문에서 제안한 2가지 FIR 필터의 성능을 측정하기 위해 IMT-2000에서 규격으로 채택한 2가지 설계 파라미터를 적용하여 구현하였고, 설계 결과의 상대적인 비교를 위하여 일반적으로 널리 알려진 구조인 transversal 필터의 설계 결과와 비교한 결과 두가지 필터 구조 모두 동작 주파수의 큰 증가 없이 게이트 수를 약 70 % 줄일 수 있는 장점을 가졌다.
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[게시일 2004년 10월 1일]
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